JPH0238879A

JPH0238879A - 論理回路

Info

Publication number: JPH0238879A
Application number: JP63188933A
Authority: JP
Inventors: Masato Kawai; 正人河合
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1990-02-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】交丘欠１本発明は論理回路に関し、特に自己検査機能を有する論
理回路に関する。

Ａ上弦ｌ従来、この種の論理回路としては、Ｂ　Ｉ　ＬＢＯ（Ｂ
ｕｉｌｔ−１ｎ　Ｌｏａｉｃ　Ｂｌｏｃｋ　０ｂｓｅｒ
ｖａｔｉｏｎ）方式（例えば電子通信学会誌ｖｏ１．６
７、　Ｎｏ、　２　１９８〜２０３ページに記載されて
いる）や組込み診断方式％式％１．７８〜８８ページに記載されている）などがある。

前者は周知のリニアフィードバックシフトレジスタ（゛
例えば、ＢＩＬＢＯレジスタ）により疑似乱数を発生し
て論理回路内の被検査回路に与え、その結果を多大カシ
ブナチャレジスタに取込み、そのシグナチャによって、
被検査回路の良否を判定するものである。一方、後者は
被検査回路に対して検査回路（例えばパリティチエッカ
）を設け、この検査回路の出力をみることによって被検
査回路の良否を判定するものである。

しかしながら、上述した従来の２つの方式には以下のよ
うな欠点があった。

まず、ＢＩＬＢＯ方式では被検査回路に与えるテストパ
ターンを発生するためのテストパターン発生機構と、そ
のテスト結果を記憶するための蓄積機構との双方を必要
とする構成となっているため、テストのためのゲート量
及びゲート段数に関する実装時のオーバヘッドが大きい
という欠点があった。

また、このＢ　Ｉ　ＬＢＯ方式はオフラインテスト専用
の方式であり、運用時におけるエラー検出（つまりオン
ラインテスト）には使用できないという欠点もある。

一方、組込み診断方式はオンラインエラー検出を想定し
たものであり、内部に設けられる検査機構は運用時に不
可欠なものとなり、オーバヘッドとはみなされない。

しかし、テストパターン発生ｍ横を有していないため、
オフラインで検査する場合には、テストパターンを供給
するための多ビンかつ高速のテスタが必要になるという
欠点があった。

さらに、高速論理回路の場合においては現在入手できる
テスタのテストスピードの限界から、実時間で動作させ
るテストができないという欠点もあった。

魚」眩とｌ煎本発明の目的は、オーバヘッドが少ないオフラインテス
トが可能かつオンラインテストも可能な論理回路を提供
することである。

１肌座旦蔦本発明の論理回路は、自回路内に検査されるべき被検査
回路を有する論理回路であって、外部からの指゛令に応
じて前記被検査回路に入力すべきテストパターンを発生
ずるテストパターン発生手段と、前記被検査回路からの
出力パターンのエラーを検出するエラー検出手段と、前
記エラー検出手段がエラーを検出したとき、前記出力パ
ターンの値を保持する保持手段とを有することを特徴と
する。

実施例以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による論理回路の一実施例の構成を示す
ブロック図である４図において本発明の一実施例による
論理回路１は、テストパターン発生回路２と一被検査回
路３と、自己検査回路４と、レジスタ５とを含んで構成
されている。

テストパターン発生回路２は、論理回路１に本来含まれ
るレジスタを用いて構成するか、あるいはテストのため
に新たにレジスタを付加しこれをリニアフィードバック
シフトレジスタ構成とすることにより実現できる。

自己検査回路４は被検支間Ｆ！＠３の出力３０のエラー
を検出するものであり、周知のパリティチエツク回路な
どが考えられる。

レジスタ５は自己検査回路４の検査結果を入力し、エラ
ー人力があったとき、その値を品持するものである。

また、本実施例においてはテストパターン発生回路２は
図示せぬ外部端子に与えられる論理値に応じてテストパ
ターンを発生（オフラインテスト時）、または本来のレ
ジスタとして動作する（オンラインテスト時）ものとす
る、これにより、実装時のオーバヘッドが少なくなる。

かかる構成において、オフラインテスト時にはテストバ
タン発生回路２によりテストパターンを発生させて被検
査回路３に印加する。そして、その結果は自己検査回路
４においてチエツクされる。

ここで、異常が検出された場合にはレジスタ５にエラー
フラグをたてる。最後にレジスタ５を読出すことにより
オフラインテストが終了する。

一方運用時（つまりオンラインテスト時）には通常のパ
ターンが被検査回ｆＮＩ３に印加される。そして、その
結果は自己検査回路４においてチエツクされる。ここで
異常が検出された場合にはレジスタ５にエラーフラグを
たてる。最後にレジスタ５を読出すことによりオンライ
ンテストが終了する。　次に第２図及び第３図を用いて
レジスタ５の構成例について説明する。第２図及び第３
図は第１図におけるレジスタ５の構成例を示すブロック
図て′ある。

第２図においてレジスタ５０はデータ入力線５１の信号
をデータ入力とし、タロツク入力線５２の信号とレジス
タ５１のＣｏｎｐｌｏ躍ｅｎｔｒｆｇ出力信号とをＡＮ
Ｄゲート５３で論理積した結果の信号をクロック入力と
している。レジスタ５０の初期状態を［０１としておき
、エラーが検出された時にデ−タ入力線５１に「１」が
現れるものとする。すると、レジスタ５０は正常時には
「０」を保持し、−旦「１」が入力された後は「１」を
保持しつづける。

これにより、テストパターン印加中にエラーが発生した
か否かを後でチエツクすることができるのである。

第３図は第２図においてレジスタ５０の他にＡＮＤゲー
ト５３の代りにセレクタ５４を設けたらのである。この
セレクタ５４の制御入力、及びセレクタの一方の入力に
レジスタ５０のＴｒｕｅ側出力信号が入力されている。

動作は第２図と同様にレジスタ５０は正常時には「０」
を保持し、−旦「１」が入力された後は「１」を保持し
つづける。　以上のように本発明によれば、オフライン
テスト及びオンラインテストが可能となるのである。し
たがって、Ｂ　Ｉ　ＬＢＯ方式においてオンラインテス
トを行うために必要であったテスタが不要となるのであ
る。

また、組込み診断方式において不可能であったオフライ
ンテストを行うことも可能となるのである。

なお、本実施例においては、テストパターン発生回路２
は外部端子に与えられる論理値に応じてテストパターン
を発生または本来のレジスタとして動作するような構成
としているが、テストパターン発゛生回路２と被検査回
路３との間にセレクタを設け、このセレクタを外部から
制御してテストパターンと通常のパターンとを択一的に
被検査回路３に入力するようにしても良いことは明らか
である。

魚！しと汲工以上説明したように本発明は、外部からの指令に応じて
オンラインテストとオフラインテストとを択一的に実行
できるように構成することにより、オンラインテストに
本来用いる回路を使用でき、オーバヘッドの少ないオフ
ラインテストが実行できるという効果がある。

また、本発明によれば、高価なテスタを用いずにオンラ
インテストが実行できるという効果もある。

【図面の簡単な説明】

第１図は本発明の実施例による論理回路の構成を示すブ
ロック図、第２図及び第３図は第１図のし・ジスタ構成
例を示すブロック図である。主要部分の符号の説明】・・・・・・論理回路２・・・・・・テストパターン発生回路３・・・・・・
被検査回路・１・・・・・・自己検査回路５・・・・・・レジスタ第１図第２図

Claims

【特許請求の範囲】

（１）自回路内に検査されるべき被検査回路を有する論
理回路であって、外部からの指令に応じて前記被検査回
路に入力すべきテストパターンを発生するテストパター
ン発生手段と、前記被検査回路からの出力パターンのエ
ラーを検出するエラー検出手段と、前記エラー検出手段
がエラーを検出したとき、前記出力パターンの値を保持
する保持手段とを有することを特徴とする論理回路。