JPH06160486A - Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置 - Google Patents
Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置Info
- Publication number
- JPH06160486A JPH06160486A JP4313612A JP31361292A JPH06160486A JP H06160486 A JPH06160486 A JP H06160486A JP 4313612 A JP4313612 A JP 4313612A JP 31361292 A JP31361292 A JP 31361292A JP H06160486 A JPH06160486 A JP H06160486A
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- JP
- Japan
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- buffer memory
- data
- output
- test vector
- vector buffer
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 メモリセルを高速診断するバッファメモリ装
置を提供する。 【構成】 複数ブロックに分割されたバッファメモリ２
を具備し、データ用アドレスポインタ３を具備し、診断
テスト用アドレスポインタ４を具備し、ポインタ３およ
びポインタ４を切換えるマルチプレクサ５を具備し、マ
ルチプレクサ５の出力は複数ブロックのアドレス入力に
共通接続し、データおよび診断用データを切換えるマル
チプレクサ７を具備し、マルチプレクサ７の出力は複数
ブロックのデータ入力に共通接続し、複数ブロックの出
力に接続するパラレルシリアル変換器２１を具備し、変
換器２１の出力をテストシステムに供給する読出しバッ
ファ８を具備し、変換器２１の出力と期待値とを比較す
る比較器９を具備し、比較器９の出力に接続するシフト
レジスタ２３を具備する大容量バッファメモリ装置。
置を提供する。 【構成】 複数ブロックに分割されたバッファメモリ２
を具備し、データ用アドレスポインタ３を具備し、診断
テスト用アドレスポインタ４を具備し、ポインタ３およ
びポインタ４を切換えるマルチプレクサ５を具備し、マ
ルチプレクサ５の出力は複数ブロックのアドレス入力に
共通接続し、データおよび診断用データを切換えるマル
チプレクサ７を具備し、マルチプレクサ７の出力は複数
ブロックのデータ入力に共通接続し、複数ブロックの出
力に接続するパラレルシリアル変換器２１を具備し、変
換器２１の出力をテストシステムに供給する読出しバッ
ファ８を具備し、変換器２１の出力と期待値とを比較す
る比較器９を具備し、比較器９の出力に接続するシフト
レジスタ２３を具備する大容量バッファメモリ装置。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩテストシステ
ム用大容量テストベクトルバッファメモリ装置に関し、
特に大容量バッファメモリ自体の全メモリセルの診断を
高速に実施することができるＬＳＩテストシステム用大
容量テストベクトルバッファメモリ装置に関する。
ム用大容量テストベクトルバッファメモリ装置に関し、
特に大容量バッファメモリ自体の全メモリセルの診断を
高速に実施することができるＬＳＩテストシステム用大
容量テストベクトルバッファメモリ装置に関する。
【０００２】
【従来の技術】従来例を図２を参照して説明する。図２
において、１は診断制御部であり、２はＬＳＩテストシ
ステム用大容量テストベクトルバッファメモリである。
３はデータ用アドレスポインタであり、データをテスト
ベクトルバッファメモリ２に書込む際のアドレスを指定
するものである。４は診断テスト用アドレスポインタで
あり、診断制御部１により制御されて制御部から送り込
まれる診断用データをテストベクトルバッファメモリ２
に書き込む際のアドレスを指定するものである。データ
用アドレスポインタ３および診断テスト用アドレスポイ
ンタ４のアドレス信号はテストベクトルバッファメモリ
２に対してマルチプレクサ５により切換え供給される。
において、１は診断制御部であり、２はＬＳＩテストシ
ステム用大容量テストベクトルバッファメモリである。
３はデータ用アドレスポインタであり、データをテスト
ベクトルバッファメモリ２に書込む際のアドレスを指定
するものである。４は診断テスト用アドレスポインタで
あり、診断制御部１により制御されて制御部から送り込
まれる診断用データをテストベクトルバッファメモリ２
に書き込む際のアドレスを指定するものである。データ
用アドレスポインタ３および診断テスト用アドレスポイ
ンタ４のアドレス信号はテストベクトルバッファメモリ
２に対してマルチプレクサ５により切換え供給される。
【０００３】１３はデータバスであり、上述のデータを
テストベクトルバッファメモリ２に送り込むためのもの
である。６ライトデータバッファであり、データバス１
３を介して送り込まれるデータはライトデータバッファ
６に一時的に保持されてテストベクトルバッファメモリ
２に送り込まれる。データバス１３を介して送り込まれ
るデータおよび診断制御部１から送り込まれる診断用デ
ータはテストベクトルバッファメモリ２に対してマルチ
プレクサ７により切換え供給される。
テストベクトルバッファメモリ２に送り込むためのもの
である。６ライトデータバッファであり、データバス１
３を介して送り込まれるデータはライトデータバッファ
６に一時的に保持されてテストベクトルバッファメモリ
２に送り込まれる。データバス１３を介して送り込まれ
るデータおよび診断制御部１から送り込まれる診断用デ
ータはテストベクトルバッファメモリ２に対してマルチ
プレクサ７により切換え供給される。
【０００４】８は読出バッファであり、テストベクトル
バッファメモリ２に書き込まれたデータを読出してこれ
をＬＳＩテストシステム２０に送り出す。９は排他的論
理和回路より成る比較器であり、テストベクトルバッフ
ァメモリ２の出力と診断制御部１から供給される期待値
とを順次に比較する。なお、１２はタイミング調整用の
微小遅延素子である。１１は不良フラグレジスタであ
り、比較器９から不一致のＯＲ回路１０を介して供給さ
れる複数データビットの不一致のＯＲ出力に基づいて、
不良フラグを立てるものであり、これが立つと、診断停
止信号を発生してこれを診断制御部１に供給し、診断動
作を停止する。
バッファメモリ２に書き込まれたデータを読出してこれ
をＬＳＩテストシステム２０に送り出す。９は排他的論
理和回路より成る比較器であり、テストベクトルバッフ
ァメモリ２の出力と診断制御部１から供給される期待値
とを順次に比較する。なお、１２はタイミング調整用の
微小遅延素子である。１１は不良フラグレジスタであ
り、比較器９から不一致のＯＲ回路１０を介して供給さ
れる複数データビットの不一致のＯＲ出力に基づいて、
不良フラグを立てるものであり、これが立つと、診断停
止信号を発生してこれを診断制御部１に供給し、診断動
作を停止する。
【０００５】ここで、大容量テストベクトルバッファメ
モリ装置は、自身のテストベクトルバッファメモリ２の
診断時以外の通常動作時においては、データバス１３を
介して送り込まれるデータをライトデータバッファ６に
ロードし、これをテストベクトルバッファメモリ２のア
ドレスポインタ３の示すアドレスにマルチプレクサ７を
介して書き込む。テストベクトルバッファメモリ２に書
き込まれたデータは読出バッファ８に読出してＬＳＩテ
ストシステム２０に送り出す。
モリ装置は、自身のテストベクトルバッファメモリ２の
診断時以外の通常動作時においては、データバス１３を
介して送り込まれるデータをライトデータバッファ６に
ロードし、これをテストベクトルバッファメモリ２のア
ドレスポインタ３の示すアドレスにマルチプレクサ７を
介して書き込む。テストベクトルバッファメモリ２に書
き込まれたデータは読出バッファ８に読出してＬＳＩテ
ストシステム２０に送り出す。
【０００６】テストベクトルバッファメモリの診断時
は、診断制御部１から供給される診断用データをテスト
ベクトルバッファメモリ２のテスト用アドレスポインタ
４の指定するアドレスにマルチプレクサ７を介して書き
込む。診断用データはテストベクトルバッファメモリ２
から読出され、比較器９において診断制御部１から供給
される期待値と比較される。読出された診断用データと
期待値とが不一致の場合は不良フラグがセットされる。
は、診断制御部１から供給される診断用データをテスト
ベクトルバッファメモリ２のテスト用アドレスポインタ
４の指定するアドレスにマルチプレクサ７を介して書き
込む。診断用データはテストベクトルバッファメモリ２
から読出され、比較器９において診断制御部１から供給
される期待値と比較される。読出された診断用データと
期待値とが不一致の場合は不良フラグがセットされる。
【０００７】
【発明が解決しようとする課題】ところで、テストベク
トルバッファメモリ２の診断は比較的に大きいメモリサ
イクルタイムで実施せざるを得ず、その容量は大容量で
あるところから全メモリセルを診断するには多大の時間
を必要とすることになる。この発明は、大容量バッファ
メモリの全メモリセルの診断を高速に実施することがで
きる上述の通りの問題を解消したＬＳＩテストシステム
用大容量テストベクトルバッファメモリ装置を提供する
ものである。
トルバッファメモリ２の診断は比較的に大きいメモリサ
イクルタイムで実施せざるを得ず、その容量は大容量で
あるところから全メモリセルを診断するには多大の時間
を必要とすることになる。この発明は、大容量バッファ
メモリの全メモリセルの診断を高速に実施することがで
きる上述の通りの問題を解消したＬＳＩテストシステム
用大容量テストベクトルバッファメモリ装置を提供する
ものである。
【０００８】
【課題を解決するための手段】複数ブロックに分割され
たテストベクトルバッファメモリ２を具備し、データ用
アドレスポインタ３を具備し、診断テスト用アドレスポ
インタ４を具備し、データ用アドレスポインタ３および
診断テスト用アドレスポインタ４から送り出されるアド
レスを切換えるマルチプレクサ５を具備し、マルチプレ
クサ５の出力は複数ブロックそれぞれのアドレス入力に
共通に接続し、データおよび診断用データを切換えるマ
ルチプレクサ７を具備し、マルチプレクサ７の出力は複
数ブロックそれぞれのデータ入力に共通に接続し、複数
ブロックそれぞれの出力に接続するパラレルシリアル変
換器２１を具備し、パラレルシリアル変換器２１の出力
をＬＳＩテストシステムに供給する読出しバッファ８を
具備し、パラレルシリアル変換器２１の出力と期待値と
を比較する比較器９を具備し、比較器９の出力に接続す
るシフトレジスタ２３を具備することを特徴とするＬＳ
Ｉテストシステム用大容量テストベクトルバッファメモ
リ装置。
たテストベクトルバッファメモリ２を具備し、データ用
アドレスポインタ３を具備し、診断テスト用アドレスポ
インタ４を具備し、データ用アドレスポインタ３および
診断テスト用アドレスポインタ４から送り出されるアド
レスを切換えるマルチプレクサ５を具備し、マルチプレ
クサ５の出力は複数ブロックそれぞれのアドレス入力に
共通に接続し、データおよび診断用データを切換えるマ
ルチプレクサ７を具備し、マルチプレクサ７の出力は複
数ブロックそれぞれのデータ入力に共通に接続し、複数
ブロックそれぞれの出力に接続するパラレルシリアル変
換器２１を具備し、パラレルシリアル変換器２１の出力
をＬＳＩテストシステムに供給する読出しバッファ８を
具備し、パラレルシリアル変換器２１の出力と期待値と
を比較する比較器９を具備し、比較器９の出力に接続す
るシフトレジスタ２３を具備することを特徴とするＬＳ
Ｉテストシステム用大容量テストベクトルバッファメモ
リ装置。
【０００９】
【実施例】この発明の実施例を図１を参照して説明す
る。図１において、１は診断制御部であり、２はＬＳＩ
テストシステム用大容量テストベクトルバッファメモリ
である。テストベクトルバッファメモリ２は、図示され
る通り、８個のブロック２0ないし２7 に分割して互い
に同時に並列的に取扱われる。３はデータ用アドレスポ
インタであり、データをテストベクトルバッファメモリ
２の各ブロック２0 ないし２7 に書き込む際のアドレス
を指定するものである。４は診断テスト用アドレスポイ
ンタであり、診断制御部１により制御されて制御部から
送り込まれる診断用データをテストベクトルバッファメ
モリ２の各ブロック２0 ないし２7 に書き込む際のアド
レスを指定するものである。データ用アドレスポインタ
３および診断テスト用アドレスポインタ４のアドレス信
号はテストベクトルバッファメモリ２の各ブロック２0
ないし２7 に対してマルチプレクサ５により切換え供給
される。ここで、マルチプレクサ５の出力はテストベク
トルバッファメモリ２の各ブロック２0 ないし２7 の対
応するアドレスを指定する。
る。図１において、１は診断制御部であり、２はＬＳＩ
テストシステム用大容量テストベクトルバッファメモリ
である。テストベクトルバッファメモリ２は、図示され
る通り、８個のブロック２0ないし２7 に分割して互い
に同時に並列的に取扱われる。３はデータ用アドレスポ
インタであり、データをテストベクトルバッファメモリ
２の各ブロック２0 ないし２7 に書き込む際のアドレス
を指定するものである。４は診断テスト用アドレスポイ
ンタであり、診断制御部１により制御されて制御部から
送り込まれる診断用データをテストベクトルバッファメ
モリ２の各ブロック２0 ないし２7 に書き込む際のアド
レスを指定するものである。データ用アドレスポインタ
３および診断テスト用アドレスポインタ４のアドレス信
号はテストベクトルバッファメモリ２の各ブロック２0
ないし２7 に対してマルチプレクサ５により切換え供給
される。ここで、マルチプレクサ５の出力はテストベク
トルバッファメモリ２の各ブロック２0 ないし２7 の対
応するアドレスを指定する。
【００１０】１３はデータバスであり、上述のデータを
テストベクトルバッファメモリ２に送り込むためのもの
である。６はライトデータバッファであり、データバス
１３を介して送り込まれるデータはライトデータバッフ
ァ６に一時的に保持されてテストベクトルバッファメモ
リ２に送り込まれる。データバス１３を介して送り込ま
れるデータおよび診断制御部１から送り込まれる診断用
データはテストベクトルバッファメモリ２の各ブロック
２0 ないし２7 に対してマルチプレクサ７により切換え
供給される。ここで、マルチプレクサ７の出力は、テス
トベクトルバッファメモリ２の各ブロック２0 ないし２
7 のデータ入力端子に共通に接続している。
テストベクトルバッファメモリ２に送り込むためのもの
である。６はライトデータバッファであり、データバス
１３を介して送り込まれるデータはライトデータバッフ
ァ６に一時的に保持されてテストベクトルバッファメモ
リ２に送り込まれる。データバス１３を介して送り込ま
れるデータおよび診断制御部１から送り込まれる診断用
データはテストベクトルバッファメモリ２の各ブロック
２0 ないし２7 に対してマルチプレクサ７により切換え
供給される。ここで、マルチプレクサ７の出力は、テス
トベクトルバッファメモリ２の各ブロック２0 ないし２
7 のデータ入力端子に共通に接続している。
【００１１】２０0 ないし２０7 はラッチであり、それ
ぞれバッファメモリ２の各ブロック２0 ないし２7 の出
力を一時的に保持して出力するものである。２１はマル
チプレクサより成るパラレルシリアル変換器であり、ラ
ッチ２０のパラレル出力信号をシリアル信号に変換する
ものである。２２は８進カウンタであり、そのクロック
周期は５０ｎＳである。ところで、上述の診断制御部１
のクロック周期はバッファメモリ２のサイクルタイムに
相当する４００ｎＳに設定されているので、８進カウン
タ２２の５０ｎＳというクロック周期はサイクルタイム
の８倍高速であるということになる。パラレルシリアル
変換器２１はこの８進カウンタにより５０ｎＳというク
ロック周期で歩進せしめられている。
ぞれバッファメモリ２の各ブロック２0 ないし２7 の出
力を一時的に保持して出力するものである。２１はマル
チプレクサより成るパラレルシリアル変換器であり、ラ
ッチ２０のパラレル出力信号をシリアル信号に変換する
ものである。２２は８進カウンタであり、そのクロック
周期は５０ｎＳである。ところで、上述の診断制御部１
のクロック周期はバッファメモリ２のサイクルタイムに
相当する４００ｎＳに設定されているので、８進カウン
タ２２の５０ｎＳというクロック周期はサイクルタイム
の８倍高速であるということになる。パラレルシリアル
変換器２１はこの８進カウンタにより５０ｎＳというク
ロック周期で歩進せしめられている。
【００１２】９は排他的論理和回路より成る比較器であ
り、パラレルシリアル変換器２１のシリアル出力と診断
制御部１から供給される期待値とを順次に比較する。な
お、１２はタイミング調整用の微小遅延素子である。２
３は直列入力並列出力シフトレジスタであり、８段のフ
リップフロップ２３0 ないし２３7 より成り、５０ｎＳ
のクロック周期で動作する。このシフトレジスタ２３の
８段のフリップフロップ２３0 ないし２３7 にはバッフ
ァ１０を介して送り込まれる排他的論理和回路９の出力
が順次に入力され、バッファメモリ２の各ブロック２0
ないし２7 の内の何れにおいて不良が発生したかを示
す。１１は不良フラグレジスタであり、ＯＲ回路２４を
介してシフトレジスタ２３のフリップフロップ各段から
送り出される出力結果に基づいて、不良フラグを立てる
ものであり、これが立つと、診断停止信号を発生してこ
れを診断制御部１に供給し、診断動作を停止する。
り、パラレルシリアル変換器２１のシリアル出力と診断
制御部１から供給される期待値とを順次に比較する。な
お、１２はタイミング調整用の微小遅延素子である。２
３は直列入力並列出力シフトレジスタであり、８段のフ
リップフロップ２３0 ないし２３7 より成り、５０ｎＳ
のクロック周期で動作する。このシフトレジスタ２３の
８段のフリップフロップ２３0 ないし２３7 にはバッフ
ァ１０を介して送り込まれる排他的論理和回路９の出力
が順次に入力され、バッファメモリ２の各ブロック２0
ないし２7 の内の何れにおいて不良が発生したかを示
す。１１は不良フラグレジスタであり、ＯＲ回路２４を
介してシフトレジスタ２３のフリップフロップ各段から
送り出される出力結果に基づいて、不良フラグを立てる
ものであり、これが立つと、診断停止信号を発生してこ
れを診断制御部１に供給し、診断動作を停止する。
【００１３】ここで、テストベクトルバッファメモリ装
置の動作について説明する。テストベクトルバッファメ
モリ装置は、自身のテストベクトルバッファメモリ２の
診断時以外の通常動作時においては、データバス１３を
介して送り込まれるデータをライトデータバッファ６に
ロードし、これをテストベクトルバッファメモリ２の各
ブロック２0 ないし２7 のアドレスポインタ３が指定す
る対応するアドレスにマルチプレクサ７を介して書き込
む。テストベクトルバッファメモリ２の各ブロック２0
ないし２7 に書き込まれたデータは読み出され、それぞ
れのラッチ２０0 ないし２０7 に一時的に保持され、次
いでパラレルシリアル変換器２１に並列的に送り込ま
れ、シリアル変換される。パラレルシリアル変換器２１
のシリアル出力は読出バッファ８に読出してＬＳＩテス
トシステム２０に送り出される。
置の動作について説明する。テストベクトルバッファメ
モリ装置は、自身のテストベクトルバッファメモリ２の
診断時以外の通常動作時においては、データバス１３を
介して送り込まれるデータをライトデータバッファ６に
ロードし、これをテストベクトルバッファメモリ２の各
ブロック２0 ないし２7 のアドレスポインタ３が指定す
る対応するアドレスにマルチプレクサ７を介して書き込
む。テストベクトルバッファメモリ２の各ブロック２0
ないし２7 に書き込まれたデータは読み出され、それぞ
れのラッチ２０0 ないし２０7 に一時的に保持され、次
いでパラレルシリアル変換器２１に並列的に送り込ま
れ、シリアル変換される。パラレルシリアル変換器２１
のシリアル出力は読出バッファ８に読出してＬＳＩテス
トシステム２０に送り出される。
【００１４】テストベクトルバッファメモリ２の診断時
は診断制御部１から供給される診断用データをテストベ
クトルバッファメモリ２の各ブロック２0 ないし２7 の
テスト用アドレスポインタ４が指定する対応するアドレ
スにマルチプレクサ７を介して書き込む。各ブロック２
0 ないし２7 に書き込まれるデータは互いに同一のデー
タである。そのために期待値の発生は各ブロック２0 な
いし２7 共通でよい。テストベクトルバッファメモリ２
の各ブロック２0 ないし２7 に書き込まれた診断用デー
タは読み出され、それぞれのラッチ２０0 ないし２０7
に一時的にラッチされ、次いでパラレルシリアル変換器
２１に並列的に送り込まれ、シリアル変換される。パラ
レルシリアル変換器２１のシリアル出力は比較器９にお
いて診断制御部１から供給される期待値と比較される。
比較結果は不一致のＯＲ１０を介してデータ方向の不一
致のＯＲがとられ、シフトレジスタ２３のフリップフロ
ップ各段に保存される。シフトレジスタ２３の出力はＯ
Ｒ回路２４を介して８サイクル分の期待値との不一致の
ＯＲがとられ、不良フラグレジスタ１１に供給される。
は診断制御部１から供給される診断用データをテストベ
クトルバッファメモリ２の各ブロック２0 ないし２7 の
テスト用アドレスポインタ４が指定する対応するアドレ
スにマルチプレクサ７を介して書き込む。各ブロック２
0 ないし２7 に書き込まれるデータは互いに同一のデー
タである。そのために期待値の発生は各ブロック２0 な
いし２7 共通でよい。テストベクトルバッファメモリ２
の各ブロック２0 ないし２7 に書き込まれた診断用デー
タは読み出され、それぞれのラッチ２０0 ないし２０7
に一時的にラッチされ、次いでパラレルシリアル変換器
２１に並列的に送り込まれ、シリアル変換される。パラ
レルシリアル変換器２１のシリアル出力は比較器９にお
いて診断制御部１から供給される期待値と比較される。
比較結果は不一致のＯＲ１０を介してデータ方向の不一
致のＯＲがとられ、シフトレジスタ２３のフリップフロ
ップ各段に保存される。シフトレジスタ２３の出力はＯ
Ｒ回路２４を介して８サイクル分の期待値との不一致の
ＯＲがとられ、不良フラグレジスタ１１に供給される。
【００１５】パラレルシリアル変換器２１のシリアル出
力と期待値とが不一致の場合、バッファメモリ２の各ブ
ロック２0 ないし２7 の内の何れにおいて不良が発生し
たかはシフトレジスタ２３の保存結果を見ることにより
知ることができ、不良フラグレジスタ１１に不良フラグ
がセットされる。このことに起因して不良フラグレジス
タ１１において診断停止信号を発生し、この信号に基づ
いて診断制御部１の診断動作を停止する。
力と期待値とが不一致の場合、バッファメモリ２の各ブ
ロック２0 ないし２7 の内の何れにおいて不良が発生し
たかはシフトレジスタ２３の保存結果を見ることにより
知ることができ、不良フラグレジスタ１１に不良フラグ
がセットされる。このことに起因して不良フラグレジス
タ１１において診断停止信号を発生し、この信号に基づ
いて診断制御部１の診断動作を停止する。
【００１６】
【発明の効果】テストベクトルバッファメモリ２のサイ
クルタイムは例えば４００ｎＳであるものとしても、診
断に関与する上述の論理回路は実際は４００ｎＳよりも
遥かに速い５０ｎＳ以上の高速動作することができるも
のである。この様な事情から、上述された実施例の如
く、テストベクトルバッファメモリ２を例えば８個のブ
ロックに分割して各ブロックに共通する互いに同一のデ
ータを並列的に同時に書込み、メモリの診断を８個のブ
ロック同時に実施し、出力結果をメモリの１サイクル内
において８回の比較をする様にすることができる。この
様にすることにより、診断時間を結局１／８に短縮する
ことができる。
クルタイムは例えば４００ｎＳであるものとしても、診
断に関与する上述の論理回路は実際は４００ｎＳよりも
遥かに速い５０ｎＳ以上の高速動作することができるも
のである。この様な事情から、上述された実施例の如
く、テストベクトルバッファメモリ２を例えば８個のブ
ロックに分割して各ブロックに共通する互いに同一のデ
ータを並列的に同時に書込み、メモリの診断を８個のブ
ロック同時に実施し、出力結果をメモリの１サイクル内
において８回の比較をする様にすることができる。この
様にすることにより、診断時間を結局１／８に短縮する
ことができる。
【図１】この発明の実施例を示す図。
【図２】従来例を示す図。
２ テストベクトルバッファメモリ ３ データ用アドレスポインタ ４ 診断テスト用アドレスポインタ ５ マルチプレクサ ７ マルチプレクサ ８ バッファ ９ 比較器 ２１ パラレルシリアル変換器 ２３ シフトレジスタ
Claims (1)
- 【請求項１】 複数ブロックに分割されたテストベクト
ルバッファメモリを具備し、データ用アドレスポインタ
を具備し、診断テスト用アドレスポインタを具備し、デ
ータ用アドレスポインタおよび診断テスト用アドレスポ
インタから送り出されるアドレスを切換えるマルチプレ
クサを具備し、マルチプレクサの出力は複数ブロックそ
れぞれのアドレス入力に共通に接続し、データおよび診
断用データを切換えるマルチプレクサを具備し、マルチ
プレクサの出力は複数ブロックそれぞれのデータ入力に
共通に接続し、複数ブロックそれぞれの出力に接続する
パラレルシリアル変換器を具備し、パラレルシリアル変
換器の出力をＬＳＩテストシステムに供給する読出しバ
ッファを具備し、パラレルシリアル変換器の出力と期待
値とを比較する比較器を具備し、比較器の出力に接続す
るシフトレジスタを具備することを特徴とするＬＳＩテ
ストシステム用大容量テストベクトルバッファメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313612A JPH06160486A (ja) | 1992-11-24 | 1992-11-24 | Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313612A JPH06160486A (ja) | 1992-11-24 | 1992-11-24 | Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06160486A true JPH06160486A (ja) | 1994-06-07 |
Family
ID=18043418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313612A Pending JPH06160486A (ja) | 1992-11-24 | 1992-11-24 | Ｌｓｉテストシステム用大容量テストベクトルバッファメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06160486A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301190B1 (en) | 2000-01-06 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a rapid packet data input, capable of operation check with low speed tester |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
-
1992
- 1992-11-24 JP JP4313612A patent/JPH06160486A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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