JPH04328475A - 試験回路付半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、試験回路付半導体装置
に関する。

【０００３】

【従来の技術】従来の半導体試験方法には、スキャンテ
スト方式がある。この方式は半導体に内部回路の全記憶
要素を直列に接続する試験専用配線を設けておき、この
配線を経由して内部回路の全記憶要素を制御し観測可能
とするものである。

【０００４】この方式では、内部の順序論理回路をコン
ビネーション回路の様に取り扱うことができるので、半
導体装置内部の不良回析が著しく簡単にでき、特に半導
体の内部回路の逐次動作の調査検証を行うのに有効であ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
如き従来のスキャンテスト方式にあっては、半導体の内
部回路の全記憶要素を制御及び観測対象としなければな
らないので、半導体全体にスキャンパスを盛りこむ必要
があり、これがため膨大なハードが必要となる。特にメ
モリの様な大規模の記憶要素を含んだ回路、あるいはマ
クロと呼ばれている乗算器、加算器、ＡＬＵ等の演算器
群を含んだ回路に対してスキャンパスを適用するのは膨
大なハード量の増加をまねき好ましくない。

【０００６】また、従来の半導体装置では、予め通常動
作とは異なる試験専用の動作モードを設け、試験のとき
は試験専用の動作をさせていた。しかし、このモード切
換え方式では、半導体内部の回路試験には有効だが、通
常動作時の動作試験までは行うことができなかった。さ
らに、従来のテスト方式では半導体装置自体の試験に使
われるのみで、ＰＣＢ上に実施した場合のシステムとし
ての動作の試験はできなかった。

【０００７】そこで、本発明は、メモリやマクロを含む
半導体においても内部回路のスキャンテスト化に際しオ
ーバヘッドが問題とならない試験回路付半導体装置を提
供し、さらに半導体の回路試験の他に実動作試験を行う
ことができる試験回路付半導体装置を提供することを目
的とする。

【０００８】［発明の構成］

【０００９】

【課題を解決するための手段】上記課題を解決するため
の本発明の試験回路は半導体装置は、半導体の内部回路
の記憶回路を直列に接続する第１の試験専用配線を有し
、この配線を経由して前記記憶回路の各記憶要素を制御
し観測可能とする試験回路付半導体装置において、前記
半導体の内部回路を複数部分に分割して形成し分割され
た前記内部回路の各分割部分に対応して各分割部分を独
立に試験できる部分試験回路を設け、各部分試験回路と
の間を連結しデータの入出力を行う複数の信号線を設け
、各部分試験回路と前記複数の信号線との接続を制御し
、尚かつ前記部分試験回路を独立に制御する第１の制御
回路を設け、前記複数の信号線の内容を直列的に読み出
す第２の試験専用配線を設け、たことを特徴とする

【０
０１０】

【作用】本発明の試験回路付半導体装置では、内部回路
を機能別またはレイアウト別に分割形成し、各分割部分
に対して各分割部分をスキャン化することができる試験
回路を設け、各試験回路をバスを介して総括制御するこ
とができるので、分割部分単位で効率の良い試験ができ
る。

【００１１】また、前記部分試験回路に実際動作試験と
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作状態を行ってリアルタイムの動作デバッグが可能と
なる。

【００１２】

【実施例】以下、添付図面を参照して本発明の実施例を
説明する。

【００１３】図１は本発明の一実施例に係る試験回路付
半導体装置を示すブロック図である。本例では、まず半
導体の内部回路を機能別またはレイアウト別に３個の分
割部分（ブロック）１，２，３に分割している。分割数
は３の例で示すが、これに限定されるものではない。各
ブロック内部には、各ブロックの試験を行うための部分
試験回路４，５，６が内蔵されている。

【００１４】各ブロック１，２，３は部分試験回路４，
５，６用の配線として、それぞれ複数線から成る信号入
力線７，８，９、出力線１０，１１，１２を持っており
、これらの端子はそれぞれ共通バス１３に接続されてい
る。共通バス１３は各部分試験回路４，５，６を制御す
るための制御線１４，１５，１６と接続される制御回路
１７と接続されている。制御回路１７は外部信号入出力
線１８，１９とも接続される。本例の制御回路１７は、
スキャン化回路を含んでいる。信号線１８，１９は、Ｉ
／Ｏからのスキャン信号を入出力する。

【００１５】上記構成において、制御回路１７は各ブロ
ック１，２，３内の部分試験回路４，５，６と制御線１
４，１５，１６を介して接続されており、制御回路１７
は各部分試験回路４，５，６を独立に制御することがで
きる。また、制御回路１７は試験モードにおいて共通バ
ス１３をスキャン化でき、各ブロック１，２，３の部分
試験回路４，５，６を逐次動作させることができる。

【００１６】このように、本例では、半導体の内部回路
をブロック化し、各ブロックに対して部分試験回路４，
５，６を設け、各ブロックを制御線１４，１５，１６及
び共通バス１３を介して制御回路１７で制御するので、
各ブロックに適したテスト方式を採用できる。即ち、ブ
ロック化することにより、元来スキャン化テストに向か
ないメモリ、演算器等には細部までスキャン化を行なわ
ず、ブロックの入出力信号のみをスキャン化するという
方式が使え、オーバヘッドの削減ができる。従って、メ
モリ、演算器に適したテスト方式を共通のバス線を介し
て制御できることになる。

【００１７】図２は内部回路を具体化して示す他の実施
例としての半導体装置のブロック図である。本例では、
内部回路はスタンダードセルで構成されたランダムブロ
ック２０と、演算器２１と、メモリ２２の３つのロブロ
ックに分割されて示されている。

【００１８】前記ランダムブロック２０には、制御論理
回路入出力信号線２３、制御回路内のスキャンレジスタ
の入出力線２４（２４ａ，２４ｂ）を介して一対のスキ
ャン用レジスタ列２５，２６が設けられている。両レジ
スタ列間は内部制御ロジック用スキャンパス２７で接続
されている。また、両レジスタ列２５，２６は共通バス
１３に対し内部制御ロジック用スキャンパス２８，２９
で接続されている。

【００１９】前記演算器２１は、前記共通バス１３に対
し、演算器用入出力バス３０，３１で接続されている。 また前記レジスタ列２５に対し演算器制御信号線３２で
接続されている。

【００２０】前記メモリ２２は、前記共通バス１３に対
し、メモリ用バス３３，３４で接続されている。

【００２１】さらに、前記レジスタ列２５，２６と、演
算器２１と、メモリ２２とは、制御信号線３５，３６，
３７を介して試験制御回路３９と接続されている。この
制御回路３９は、外部信号入出力線４０と接続されてい
る。また、前記共通バス１３にはシリアル用スキャン化
回路４１が接続され、この回路４１は外部信号入出力線
４２，４３と接続されている。ランダムブロック２０内
はスキャン方式を採用しており、スキャン化レジスタ列
２５でランダムブロック２０内の記憶要素及びランダム
ブロックの入出力線をスキャン化している。ランダムブ
ロックのスキャンパス２８はチップ内の共通バス１３に
繋がれている。演算器２１の試験回路として、演算器２
１のデータラッチの動作を保持する回路を挿入する演算
器２１の制御信号は、ランダムブロック２０で生成され
前述のスキャンパス２７，２８，２９内のレジスタに保
持され、演算器２１に供給される。演算器２１へのデー
タ入出力を行う入出力バス３０，３１は前述の共通バス
１３に繋がっているので、このバス３０，３１を介して
演算器２１を試験することができる。本例でのメモリ２
２の試験回路として、メモリのアドレス入力、及びデー
タ入出力のバスを共通バス１３に繋ぎ換えるバススイッ
チとメモリ制御信号を直接外部から制御できる様に試験
制御回路３９で切り替える。各ブロック２０，２１，２
２の試験回路は試験制御回路３９の制御で独立に制御で
きる様になっている。共通バス１３は通常動作時には、
データバスとして振る舞う。制御線３５．３６．３７，
３８は各ブロック２０，２１，２２の通常動作と試験モ
ード動作との切り替えと、内部状態の凍結とを行なう。

【００２２】図３は各ブロック２０，２１，２２の部分
試験回路としてのスキャンパスを構成するのに必要なレ
ジスタの動作方式を示す説明図である。図において、符
号４４，４５，４６はレジスタを示す。４７はレジスタ
内容保持信号入力線を示す。４８，４９，５０，５１は
スキャンパスを示す。５２はクロック入力線を、５３は
モード切換え信号線を示す。５４，５５，５６，５７，
５８，５９は内部論理回路に対する信号入出力線を示す
。

【００２３】上記構成において、図２の共通バス１３に
出力された信号はスキャン回路４１を通して、信号線４
２，４３により外部とのデータの受け渡しを行なう。更
に信号線４２，４２のスキャンパスは、半導体装置の入
出力バッファを経由して、ＪＴＡＧ用のスキャンパスに
接続してバスを兼用することができる。各ブロックでの
試験用パスを共用している為に、少ないハード追加で達
成できるようになる。特にＪＴＡＧのスキャンパスと試
験用のスキャンパスとを結合することにより試験用のコ
ントロール回路を共用することができる。

【００２４】またＪＴＡＧのインターフェイス回路で、
内部フリップフロップの内容を読みだせ、ブロック単位
で試験回路動作、動作保持ができるのでリアルタイムの
動作デバッグが可能になる。これは半導体装置自体の評
価だけでなく半導体装置を含んだＰＣＢ及びソフトまで
評価できることになる。

【００２５】以上により、複数のマクロを含んだ半導体
装置の試験が、ブロック単位に試験できる為に、効率良
くできるようになる。

【００２６】図２の本発明の実施例において実際の試験
動作について詳しく説明する。

【００２７】まず図２でのランダムブロック２０の試験
は、試験制御回路３９にて信号線３５，３６を介してモ
ードを試験モードに設定することにより線２８−２７間
のスキャンパスを繋ぐ。このスキャンパスを介してレジ
スタ列２５，２６ａにデータを設定する。設定するデー
タは外部入力信号線４２を経由してスキャン回路４１、
内部バス２３を介してレジスタ列２５，２６ａに設定さ
れる。次に制御信号線３５，３６を介して通常動作モー
ドに切り換え、通常の動作を行う。通常の動作終了後、
制御信号線３５，３６で再び試験モードに切り換えられ
、レジスタ列に蓄えられた試験結果をスキャンパスとし
ての線２７，２９、内部バス１３を経由し、スキャン回
路４１を介して出力線４３に読みだす。ランダムブロッ
クの検証は読みだした値と期待値とを比較することによ
って行われる。

【００２８】演算器２１の試験は、まず演算器を制御し
ている信号線３２を介して、レジスタ列２５にデータ書
き込むことにより、設定する。レジスタ列２５へのデー
タの書き込みは前記ランダムブロックの試験時に行った
手順で行える。演算器への入力信号を設定が終了したら
、試験制御回路３９にて信号線３７を介して演算器を試
験モードに切り換え、データ入力信号線４２、スキャン
回路４１、内部データバス１３、演算器入力信号３０を
経由して、演算器へ入力データを与える。このとき演算
器出力線３１のデータバス１３への出力は、制御信号線
３２の設定とテスト制御信号線３７の設定により禁止さ
れている。演算器への入力が完了したら、制御信号線３
７により、試験モードから通常モードへ切り換えられ、
通常の演算器動作を行う。演算結果を取り出す為には、
同様にレジスタ列２５にデータを再度設定することによ
り、制御信号３２の設定を換えて、演算器出力信号線３
１の禁止を解き、制御信号３７にて再度試験モードに切
り換えることにより、データバス１３に演算結果を出力
する。データバス１３に出力されたデータはスキャン回
路４１を経て出力信号線４３に出力される。出力された
演算結果を期待値と比較することにより演算器の試験が
行われる。

【００２９】メモリ２２の試験は、入力信号線４２、ス
キャン回路４１、内部データバス１３を介して直接メモ
リにデータを書き込み、内部データバス１３、スキャン
回路４１、出力線４３を介して直接読みだすことにより
行われる。メモリ経の書き込み読みだしの制御は試験制
御回路３９により生成される信号線３８により直接行わ
れる。メモリ試験時には制御信号線３７，３５，３６に
より他のブロックからデータバス１３への出力は禁止さ
れている。

【００３０】以上により、本発明の試験回路にて半導体
装置内のブロックを、各々のブロックに適した試験方法
にて効率的に行うことができる。また制御信号線３２，
３５，３６，３７により各ブロック内のデータを独立に
保持あるいは設定が行えるので、例えば通常動作時に、
特定のブロックの内容をデータバス１３、スキャン回路
４１を介して読みだすことができる。また、スキャン回
路４１により、内部データバスの内容が更に直列に読み
だし或いは書き込みされるので、入出力線４２，４３の
本数を削減することができる。これは、入出力信号の増
加が悩ましい高機能半導体装置にとって好都合である。 従来の試験回路方式で多くの入出力信号を必要とするた
め、実動作時に使用する入出力信号と試験用に使う入出
力信号とを独立に確保することが難しい。従って、本発
明による入出力の削減により、半導体装置の試験だけで
なく半導体装置を使った装置（システム）での使用が可
能になった。

【００３１】本発明は、上記実施例に限定されるもので
はなく、本発明の要旨を逸脱しない範囲で種々変形して
実施できる。

【００３２】

【発明の効果】以上の通り、本発明は特許請求の範囲に
記載の通りの試験回路は半導体装置であるので、追加の
ハードウエアを最大限として分割部分単位で効率の良い
試験ができる。

【００３３】また、前記部分試験回路に実際動作試験と
試験動作の切換え回路と、該回路の切換え動作に合わせ
て分割部分の回路状態を保持し、次の切換え動作に合わ
せて回路を元の状態に復元させる状態復元回路を設ける
場合には、分割部分単位で動作保持及び復元ができ、実
動作試験を行ってリアルタイムの動作デバッグが可能と
なる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る試験回路付半導体装置
のブロック図。

【図２】本発明の他の実施例を示す試験回路付半導体装
置のブロック図。

【図３】スキャンパスについての具体的な構成例を示す
ブロック図。

【符号の説明】

１，２，３　　ブロック ４，５，６　　部分試験回路 １３　　共通バス

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　半導体の内部回路の記憶回路を直列に
   接続する第１の試験専用配線を有し、この配線を経由し
   て前記記憶回路の各記憶要素を制御し観測可能とする試
   験回路付半導体装置において、前記半導体の内部回路を
   複数部分に分割して形成し分割された前記内部回路の各
   分割部分に対応して各分割部分を独立に試験できる部分
   試験回路を設け、各部分試験回路との間を連結しデータ
   の入出力を行う複数の信号線を設け、各部分試験回路と
   前記複数の信号線との接続を制御し、尚かつ前記部分試
   験回路を独立に制御する第１の制御回路を設け、前記複
   数の信号線の内容を直列的に読み出す第２の試験専用配
   線を設け、たことを特徴とする試験回路付半導体装置。
2. 【請求項２】　　請求項１において、前記部分試験回路
   には、第１の入力信号により実際動作試験と試験動作の
   切換えを行う手段と、第２の入力信号により回路状態を
   保持し、前記第１の入力信号により試験動作を行った後
   でも元の状態に復元できるようにした状態保持手段とを
   設けたことを特徴とする試験回路付半導体装置。