JP3516834B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下ＩＣと称する）に関し、特に論理回路と複数の独
立にアクセス可能なＲＡＭもしくは一つ以上のマルチポ
ートＲＡＭを備え、内部ブロックの機能テストが可能な
ＩＣに関するものである。 【０００２】 【従来の技術】ＲＡＭを含むランダムロジックＩＣには
ゲートアレイ、セルベースＩＣ、ＤＳＰなどのＡＳＩＣ
（特定用途向けＩＣ）などがあり、これらＩＣチップの
規模が急激に大きくなり、構造が複雑になってきている
現在、ＩＣ外部からみたＩＣ内部ブロックの可制御性や
可観測性は悪く、不良解析テストが困難である。従っ
て、ＩＣ内部ブロックの可制御性や可観測性を向上させ
てテストが容易にできるように回路を設計しておく必要
がある。このため、一般に、ＩＣにはテスト容易化のた
めの回路設計がなされ、テスト時にはそのテスト用機能
を利用してテストが行われる。 【０００３】上記不良解析テストの目的として、設計段
階においては、必要な動作速度に対するマージンが少な
い回路部分の検証、ＩＣの設計上不良を発生しやすくな
ってしまっている部分の発見、シミュレーションと実回
路とのタイミングのずれによる誤動作箇所の発見などが
あり、量産・選別時においてはＩＣを製造する工程で発
生した不良の発見が挙げられる。 【０００４】従来、ＩＣの内部ブロックのテストとして
は図１２に示すような方法がある。 【０００５】これは、予めＩＣ内部の機能ブロック毎に
セレクタ等のテストモード用のテスト回路を挿入してお
き、テスト時には外部端子から入力されるテスト入力信
号を制御回路１２４からの指令に基づきセレクタ１２１
を介して被テストブロック１２３に与え、その被テスト
ブロック１２３からの出力を制御回路１２４からの指令
に基づきセレクタ１２２を介して外部端子へ出力し、外
部のテスタでテストするものである。テスタのメモリに
は予めシミュレーションなどで作成しておいたＩＣの入
力パターンとそれに対応した出力期待値とが入力されて
おり、テスタへの入力に対してＩＣが期待値通りの出力
をするかどうかをテスタ内部の比較器を用いて判断す
る。ＩＣの出力が全期待値と一致すればテストをパスし
たことになる。 【０００６】ところが、この方法では被テストブロック
１２３に対し、テスト入力信号を外部端子から入力し、
テスト出力信号を外部端子へ出力するには、被テストブ
ロック１２３が有する入出力端子の数だけ外部端子が必
要になり、コストが増大する。 【０００７】例えば、２０ビットの入力端子を２系統、
２０ビットの出力端子を１系統持つ被テストブロック１
２３をテストするためにはデータ線に接続される端子だ
けでも計６０端子が必要になる。テストのために６０本
以上の外部端子を確保することはＩＣパッケージのコス
トを大幅に増加させることになる。 【０００８】これを解決するために、少ない外部端子を
用いて時分割でテスト信号を入出力する方法が考えられ
ている。例えば、図１３に示すように、少ない入力端子
からテスト入力信号を時分割して入力する方法がある。
これは、外部入力端子から時分割入力されるテスト入力
信号を制御回路１３５からの指令でセレクタ１３１を介
して順にレジスタ１３４に分配し、セレクタ１３２を介
して被テストブロック１３３にこのテスト入力信号を与
えるものである。 【０００９】また、図１４に示すように、少ない出力端
子からテスト出力信号を時分割して出力する方法があ
る。これは、被テストブロック１４２から出力されたテ
スト出力パターンを制御回路１４３からの指令でセレク
タ１４１にて時分割し、外部端子へ出力するものであ
る。 【００１０】上記入出力端子数を削減するテスト方法を
応用したものとして、特開昭６１−１１６７７号公報
（公知文献１）、特開平２−５７９８９号公報（公知文
献２）及び特開平６−６６８９２号公報（公知文献３）
に開示されているように、チップに内蔵されたＲＡＭを
利用したテスト方法がある。公知文献１は、本来の機能
回路用として用いられずに残ったＲＡＭを利用して被テ
ストブロックからのテスト出力信号を格納し時分割出力
することにより、外部出力端子数を削減するものであ
る。公知文献２及び３は、テスト入力信号の入力を時分
割で行って第１のＲＡＭに格納し、これを被テストブロ
ックに与えて出力されたテスト出力信号と第２のＲＡＭ
に予め入力された期待値とを素子内部で比較判定するこ
とにより外部入力端子数、外部出力端子数ともに削減す
るものである。 【００１１】 【発明が解決しようとする課題】しかしながら、上記従
来のテスト信号を時分割で入出力する方法では、時分割
の程度によってＩＣ自身のトランジスタの能力やテスタ
の能力によって制約を受け、ＩＣの通常動作周波数での
テストはできないことが多い。 【００１２】例えば、１０ＭＨｚのシステムクロックで
動作する被テストブロックに対し、テスト入力信号を４
分割し、テスト出力信号を２分割して行うとする。合計
６分割して被テストブロックのテストを通常動作周波数
で行うためにテスタの動作周波数を６０ＭＨｚにする必
要があるとすると、６０ＭＨｚ以上のテスト速度に対応
したテスタを必要とするとともに、ＩＣ自身のテストイ
ンターフェイス回路部などにも６０ＭＨｚのテスト速度
に対応したトランジスタの能力が必要となる。 【００１３】テストのためだけにセルの能力を上げたり
高性能なテスタを使用することは無駄が多く、現実的な
方法ではない。 【００１４】また、上記公知文献２及び３に開示されて
いるように、期待値比較を素子内部で行う方法は、テス
トにおいて不良が発生したときに不良箇所の特定が困難
になる。 【００１５】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、被テストブロックのテス
ト時にＩＣの外部端子数の増大を抑えつつ通常動作時の
システムクロック周波数でのテストと不良箇所の解析を
可能にするＩＣの構成を提供することにある。 【００１６】 【課題を解決するための手段】請求項１に係る発明の半
導体集積回路は、上記課題を解決するために、予め定め
られた演算処理を行う演算処理回路を被試験回路として
上記演算処理回路をテストする内部回路試験手段が上記
演算処理回路と一体形成して構成され、上記内部回路試
験手段は、外部から時分割されたテスト入力信号を入力
し、上記テスト入力信号をパラレルに展開した後、これ
らを上記被試験回路に入力し、上記被試験回路から出力
されるテスト出力信号を時分割して外部端子へ出力する
ようにした半導体集積回路において、上記内部回路試験
手段が、パラレルに展開された上記テスト入力信号を格
納しこれらを上記被試験回路の通常動作時に使用するシ
ステムクロック周波数で上記被試験回路に出力する第１
のポートと、上記被試験回路から出力される上記テスト
出力信号が上記システムクロック周波数で入力される第
２のポートとを有する一つ以上のマルチポートＲＡＭを
備えることを特徴としている。 【００１７】 【００１８】 【００１９】上記の発明によれば、テスト用外部端子か
らテスト入力信号を時分割し、テスト入力インターフェ
イス回路等を用いてパラレルのテスト入力信号に展開
し、これらを第１のポートからマルチポートＲＡＭに順
に格納する。一連のテスト入力信号の格納を終えると、
マルチポートＲＡＭの第１のポートから順にＩＣの通常
動作周波数で被テストブロックにテスト入力信号を出力
し、同時に、ＩＣの通常動作周波数で出力されてくる被
テストブロックからのテスト出力信号をマルチポートＲ
ＡＭの第２のポートから既に使用したテスト入力信号が
格納されていたアドレスへ順に書き込む。一連のテスト
出力信号の格納を終えると、マルチポートＲＡＭからテ
スト出力インターフェイス回路等を用いてテスト出力信
号を時分割してテスト用外部端子へ出力する。 【００２０】 【発明の実施の形態】 〔実施の形態１〕本発明の実施の一形態について図１な
いし図６に基づいて説明すれば、以下の通りである。 【００２１】図１に示すように、本実施の形態のＩＣの
主要部は内部回路試験手段としてのテスト回路１と、演
算処理回路及び被試験回路としての被テストブロック３
とから構成される。さらにテスト回路１は、テスト入力
インターフェイス回路１０ａ、テスト出力インターフェ
イス回路１０ｂ、第１のＲＡＭとしてのＲＡＭ２０ａ、
第２のＲＡＭとしてのＲＡＭ２０ｂ、信号保持用レジス
タ３０ａ、３０ｂ、信号パス選択用セレクタ４０ａ、４
０ｂ、４０ｃ、４０ｄ、及び制御回路５０から構成され
る。また、上記ＲＡＭ２０ａ、２０ｂはＩＣの通常動作
の演算処理に使用するものをテスト用に流用したもので
あり、相互に独立してアクセスが可能となっている。 【００２２】上記被テストブロック３をテストする方式
では、テスト時に制御回路５０によりテストパターン入
力モード、テスト実行モード、テスト出力モードの３つ
のテストモードを順に切替えて使用する。ここでは制御
回路５０は図示しない２つの入力端子を備え、これらの
入力端子に各モードに該当する２ｂｉｔのコードを入力
することによりモード切替えが行われるようになってお
り、例えば、通常動作モードでは“００”、テストパタ
ーン入力モードでは“０１”、テスト実行モードでは
“１１”、テスト出力モードでは“１０”のコードが入
力される。上記コードが入力されると制御回路５０はＩ
Ｃ内部の各回路にモード制御信号を出力してモードを設
定する。本実施の形態におけるモード切替えのフローを
図６に示す。 【００２３】まず、ＩＣは制御回路５０からのモード制
御信号によりテストパターン入力モードに入る。図２は
テストパターン入力モードに使用する部分の構成と処理
の例を表す。 【００２４】このモードでは、被テストブロック３の入
力端子数よりも少ない数の外部入力端子から時分割して
テスト入力インターフェイス回路１０ａにテスト入力信
号が入力され、これをテスト入力インターフェイス回路
１０ａの内部のセレクタ１１ａとレジスタ１２ａとを用
いて分割前のパラレルのテスト入力信号に展開する。 【００２５】展開されたテスト入力信号は信号パス選択
用セレクタ４０ａを通ってＲＡＭ２０ａへ供給され、Ｒ
ＡＭ２０ａのアドレスはインクリメントされ、次々にテ
スト入力信号をＲＡＭ２０ａに格納していく。全てのテ
スト入力信号をＲＡＭ２０ａに格納したら、制御回路５
０からのモード制御信号によりテスト実行モードに入
る。図３はテスト実行モードに使用する部分の構成と処
理の例を表す。また、図４にテスト実行モード時のタイ
ミング例を示す。テスト実行モードでは、ＲＡＭ２０ａ
に格納されているテスト入力信号は通常動作周波数で次
々と読み出され、被テストブロック３に供給されてその
出力信号はＲＡＭ２０ｂに次々と格納される。 【００２６】図４に示すように、ＲＡＭ２０ａに格納さ
れている任意タイミングのステップｎのテスト入力信号
はＲＡＭ２０ａのアドレスＡInよりＬＯＷアクティブの
ＲＡＭ２０ａ読み出しイネーブル信号（ＯＥバー）によ
ってとられるタイミングで通常動作周波数で読み出さ
れ、ＲＡＭ２０ａの出力Ｉn として発生される。ＲＡＭ
２０ａの出力であるテスト入力信号Ｉn はシステムクロ
ックの立下がりのタイミングで信号保持用レジスタ３０
ａに取り込まれ、信号保持用レジスタ３０ａの出力とし
て信号パス選択用セレクタ４０ｂを通って被テストブロ
ック３へ供給される。被テストブロック３からのテスト
出力信号Ｏn は次のシステムクロックの立下がりのタイ
ミングで信号保持用レジスタ３０ｂに取り込まれた後信
号パス選択用セレクタ４０ｃを通ってＲＡＭ２０ｂに供
給される。テスト出力信号Ｏn はＲＡＭ２０ｂのアドレ
スＡOnにＬＯＷアクティブのＲＡＭ２０ｂ書き込みイネ
ーブル信号（ＷＥバー）によってとられるタイミングで
格納される。ステップｎ＋１、ステップｎ＋２、．．．
と同様にして次々とテストパターンの供給と出力パター
ンの格納を行い、全てのテスト出力信号をＲＡＭ２０ｂ
に格納したら、制御回路５０からのモード制御信号によ
りテスト出力モードに入る。 【００２７】図５はテスト出力モードに使用する部分の
構成と処理の例を表す。 【００２８】テスト出力モードでは、ＲＡＭ２０ｂに格
納されているテスト出力信号は順にテスト出力インター
フェイス回路１０ｂへ供給されてテスト出力インターフ
ェイス回路１０ｂの内部のレジスタ１２ｂとセレクタ１
１ｂとを用いてパラレルのデータが時分割され、信号パ
ス選択用セレクタ４０ｄを介して少ない外部出力端子に
次々と出力される。 【００２９】出力されるテスト出力信号は外部のテスタ
により期待値と比較され、ＩＣの良否が判定される。 【００３０】また、テスト時には外部入力端子と外部出
力端子を個別に使用したが、同じ端子を入力モード時に
は入力用に、出力モード時には出力用に切替えて使用す
ることが可能であるため、このように端子を共有使用す
ることによっても外部端子数の削減が可能である。 【００３１】本発明では、被テストブロック３をシステ
ムクロックの周波数で動作させて得た出力を検査できる
ため、少ない外部入出力端子で、通常動作周波数でのテ
ストを実現することができる。また、本発明の半導体集
積回路は、予め定められた演算処理を行う演算処理回路
を被試験回路として上記演算処理回路をテストする内部
回路試験手段が上記演算処理回路と一体形成して構成さ
れ、上記内部回路試験手段は、外部から時分割されたテ
スト入力信号を入力し、上記テスト入力信号をパラレル
に展開した後、これらを上記被試験回路に入力し、上記
被試験回路から出力されるテスト出力信号を時分割して
外部端子へ出力するようにした半導体集積回路におい
て、上記内部回路試験手段が、パラレルに展開された上
記テスト入力信号を格納しこれらを上記被試験回路の通
常動作時に使用するシステムクロック周波数で上記被試
験回路に出力する第１のＲＡＭと、上記被試験回路から
出力される上記テスト出力信号が上記システムクロック
周波数で入力される上記第１のＲＡＭと独立してアクセ
ス可能な第２のＲＡＭとを備える構成である。上記の発
明によれば、ＩＣのテスト用外部端子からテスト入力信
号を時分割入力し、テスト入力インターフェイス回路等
を用いてパラレルのテスト入力信号に展開し、これらを
第１のＲＡＭに格納する。一連のテスト入力信号の格納
を終えるとテスト入力信号を第１のＲＡＭから順にＩＣ
の通常動作周波数で被テストブロックに出力し、同時
に、通常動作周波数で出力されてくる被テストブロック
からのテスト出力信号を第２のＲＡＭに順に書き込む。
一連のテスト出力信号の格納を終えると、第２のＲＡＭ
からテスト出力インターフェイス回路等を用いてテスト
出力信号を時分割してテスト用外部端子へ出力する。そ
れゆえ、テスト用外部端子数を大きく増やすことなく通
常動作周波数での機能ブロックのテストを可能にし、か
つ不良箇所の解析が可能になるという効果を奏する。 【００３２】〔実施の形態２〕本発明の実施の他の形態
について図６ないし図１１を用いて説明すれば、以下の
通りである。なお、説明の便宜上、前記の実施の形態１
の図面に示した構成要素と同一の機能を有する構成要素
については、同一の符号を付し、その説明を省略する。 【００３３】図７に示すように、本実施の形態のＩＣの
主要部は、内部回路試験手段としてのテスト回路２と、
演算処理回路及び被試験回路としての被テストブロック
３とから構成される。さらにテスト回路２は、テスト入
力インターフェイス回路１０ａ、テスト出力インターフ
ェイス回路１０ｂ、マルチポートＲＡＭ４、信号保持用
レジスタ３０ａ、３０ｂ、信号パス選択用セレクタ４０
ａ、４０ｂ、４０ｃ、４０ｄ、及び制御回路５０から構
成される。また、上記マルチポートＲＡＭ４はＩＣの通
常動作の演算処理に使用するものをテスト用に流用した
ものである。 【００３４】上記被テストブロック３をテストする方式
では、実施の形態１と同様にテスト時にテストパターン
入力モード、テスト実行モード、テスト出力モードの３
つのテストモードを順に切替えて使用する。モード切替
えのフローを図６に示す。 【００３５】まず、ＩＣは制御回路５０からのモード制
御信号によりテストパターン入力モードに入る。図８は
テストパターン入力モードに使用する部分の構成と処理
の例を表す。 【００３６】このモードでは、被テストブロック３の入
力端子数よりも少ない外部入力端子からテスト入力信号
を時分割してテスト入力インターフェイス回路１０ａに
入力し、テスト入力インターフェイス回路１０ａの内部
のセレクタ１１ａとレジスタ１２ａとを用いて分割前の
パラレルのテスト入力信号に展開する。展開されたテス
ト入力信号は、信号パス選択用セレクタ４０ａを通って
マルチポートＲＡＭ４の第１のポートとしてのＡポート
４ａへ供給される。マルチポートＲＡＭ４のＡポート４
ａのアドレスはインクリメントされ、次々にテスト入力
信号をマルチポートＲＡＭ４にＡポート４ａを用いて格
納していく。全てのテスト入力信号をマルチポートＲＡ
Ｍ４に格納したら、制御回路５０からのモード制御信号
によりテスト実行モードに入る。 【００３７】図９はテスト実行モードに使用する部分の
構成と処理の例を表す。また、図１０にテスト実行モー
ド時のタイミング例を示す。 【００３８】テスト実行モードでは、マルチポートＲＡ
Ｍ４に格納されているテスト入力信号はＡポート４ａか
ら通常動作周波数で次々と読み出され、被テストブロッ
ク３へ供給され、その出力信号はマルチポートＲＡＭ４
の第２のポートとしてのＢポート４ｂから使用済みのパ
ターンが格納されていたアドレスへ次々と格納される。 【００３９】マルチポートＲＡＭ４に格納されている任
意タイミングのステップｎのテスト入力信号はＡポート
４ａのアドレスＡInよりＬＯＷアクティブのＡポート４
ａ読み出しイネーブル信号（ＯＥバー）によってとられ
るタイミングで通常動作周波数で読み出され、Ａポート
４ａの出力Ｉn として発生される。Ａポート４ａの出力
となったテスト入力パターンＩn はシステムクロックの
立下がりのタイミングで信号保持用レジスタ３０ａに取
り込まれ、信号保持用レジスタ３０ａの出力として信号
パス選択用セレクタ４０ｂを通って被テストブロック３
へ供給される。 【００４０】被テストブロック３からのテスト出力信号
Ｏn は次のシステムクロックの立下がりのタイミングで
信号保持用レジスタ３０ｂに取り込まれた後信号パス選
択用セレクタ４０ｃを通ってマルチポートＲＡＭ４のＢ
ポート４ｂに供給される。テスト出力信号Ｏn は、Ａポ
ート４ａから既に被テストブロック３に対してテスト入
力信号の供給を終え、使用し終えたアドレスＡOnにＬＯ
ＷアクティブのＢポート４ｂ書き込みイネーブル信号
（ＷＥバー）によってとられるタイミングで格納され
る。ステップｎ＋１、ステップｎ＋２、．．．と同様に
して次々とテスト入力信号の供給とテスト出力信号の格
納を行い、全てのテスト出力信号をＢポート４ｂよりマ
ルチポートＲＡＭ４に格納したら、制御回路５０からの
モード制御信号によりテスト出力モードに入る。図１１
はテスト出力モードに使用する部分の構成と処理の例を
表す。 【００４１】テスト出力モードでは、マルチポートＲＡ
Ｍ４に格納されているテスト出力信号はＢポート４ｂを
通して順にテスト出力インターフェイス回路１０ｂへ供
給され出力インターフェイス回路１０ｂの内部のレジス
タ１２ｂとセレクタ１１ｂとを用いてパラレルのデータ
が時分割され、信号パス選択用セレクタ４０ｄを介して
少ない外部出力端子に次々と出力される。出力されるテ
スト出力信号は外部のテスタにより期待値と比較され、
ＩＣの良否が判定される。 【００４２】このように、本実施の形態ではテスト入力
信号格納用ＲＡＭとテスト出力信号格納用ＲＡＭを１つ
にまとめているため、ＩＣチップの面積を実施の形態１
の場合よりも低減することができる。 【００４３】また、テスト時には外部入力端子と外部出
力端子を個別に使用したが、同じ端子を入力モード時に
は入力用に、出力モード時には出力用に切替えて使用す
ることが可能であるため、このように端子を共有使用す
ることによっても外部端子数の削減が可能である。 【００４４】本発明では、被テストブロック３をシステ
ムクロックの周波数で動作させて得た出力を検査できる
ため、少ない外部入出力端子で、通常動作周波数のテス
トを実現することができる。 【００４５】 【発明の効果】請求項１に係る発明の半導体集積回路
は、以上のように、予め定められた演算処理を行う演算
処理回路を被試験回路として上記演算処理回路をテスト
する内部回路試験手段が上記演算処理回路と一体形成し
て構成され、上記内部回路試験手段は、外部から時分割
されたテスト入力信号を入力し、上記テスト入力信号を
パラレルに展開した後、これらを上記被試験回路に入力
し、上記被試験回路から出力されるテスト出力信号を時
分割して外部端子へ出力するようにした半導体集積回路
において、上記内部回路試験手段が、パラレルに展開さ
れた上記テスト入力信号を格納しこれらを上記被試験回
路の通常動作時に使用するシステムクロック周波数で上
記被試験回路に出力する第１のポートと、上記被試験回
路から出力される上記テスト出力信号が上記システムク
ロック周波数で入力される第２のポートとを有する一つ
以上のマルチポートＲＡＭを備える構成である。 【００４６】それゆえ、テスト用外部端子数を大きく増
やすことなく通常動作周波数での機能ブロックのテスト
を可能にし、かつ不良箇所の解析が可能になるという効
果を奏する。 【００４７】 【００４８】
（以下ＩＣと称する）に関し、特に論理回路と複数の独
立にアクセス可能なＲＡＭもしくは一つ以上のマルチポ
ートＲＡＭを備え、内部ブロックの機能テストが可能な
ＩＣに関するものである。 【０００２】 【従来の技術】ＲＡＭを含むランダムロジックＩＣには
ゲートアレイ、セルベースＩＣ、ＤＳＰなどのＡＳＩＣ
（特定用途向けＩＣ）などがあり、これらＩＣチップの
規模が急激に大きくなり、構造が複雑になってきている
現在、ＩＣ外部からみたＩＣ内部ブロックの可制御性や
可観測性は悪く、不良解析テストが困難である。従っ
て、ＩＣ内部ブロックの可制御性や可観測性を向上させ
てテストが容易にできるように回路を設計しておく必要
がある。このため、一般に、ＩＣにはテスト容易化のた
めの回路設計がなされ、テスト時にはそのテスト用機能
を利用してテストが行われる。 【０００３】上記不良解析テストの目的として、設計段
階においては、必要な動作速度に対するマージンが少な
い回路部分の検証、ＩＣの設計上不良を発生しやすくな
ってしまっている部分の発見、シミュレーションと実回
路とのタイミングのずれによる誤動作箇所の発見などが
あり、量産・選別時においてはＩＣを製造する工程で発
生した不良の発見が挙げられる。 【０００４】従来、ＩＣの内部ブロックのテストとして
は図１２に示すような方法がある。 【０００５】これは、予めＩＣ内部の機能ブロック毎に
セレクタ等のテストモード用のテスト回路を挿入してお
き、テスト時には外部端子から入力されるテスト入力信
号を制御回路１２４からの指令に基づきセレクタ１２１
を介して被テストブロック１２３に与え、その被テスト
ブロック１２３からの出力を制御回路１２４からの指令
に基づきセレクタ１２２を介して外部端子へ出力し、外
部のテスタでテストするものである。テスタのメモリに
は予めシミュレーションなどで作成しておいたＩＣの入
力パターンとそれに対応した出力期待値とが入力されて
おり、テスタへの入力に対してＩＣが期待値通りの出力
をするかどうかをテスタ内部の比較器を用いて判断す
る。ＩＣの出力が全期待値と一致すればテストをパスし
たことになる。 【０００６】ところが、この方法では被テストブロック
１２３に対し、テスト入力信号を外部端子から入力し、
テスト出力信号を外部端子へ出力するには、被テストブ
ロック１２３が有する入出力端子の数だけ外部端子が必
要になり、コストが増大する。 【０００７】例えば、２０ビットの入力端子を２系統、
２０ビットの出力端子を１系統持つ被テストブロック１
２３をテストするためにはデータ線に接続される端子だ
けでも計６０端子が必要になる。テストのために６０本
以上の外部端子を確保することはＩＣパッケージのコス
トを大幅に増加させることになる。 【０００８】これを解決するために、少ない外部端子を
用いて時分割でテスト信号を入出力する方法が考えられ
ている。例えば、図１３に示すように、少ない入力端子
からテスト入力信号を時分割して入力する方法がある。
これは、外部入力端子から時分割入力されるテスト入力
信号を制御回路１３５からの指令でセレクタ１３１を介
して順にレジスタ１３４に分配し、セレクタ１３２を介
して被テストブロック１３３にこのテスト入力信号を与
えるものである。 【０００９】また、図１４に示すように、少ない出力端
子からテスト出力信号を時分割して出力する方法があ
る。これは、被テストブロック１４２から出力されたテ
スト出力パターンを制御回路１４３からの指令でセレク
タ１４１にて時分割し、外部端子へ出力するものであ
る。 【００１０】上記入出力端子数を削減するテスト方法を
応用したものとして、特開昭６１−１１６７７号公報
（公知文献１）、特開平２−５７９８９号公報（公知文
献２）及び特開平６−６６８９２号公報（公知文献３）
に開示されているように、チップに内蔵されたＲＡＭを
利用したテスト方法がある。公知文献１は、本来の機能
回路用として用いられずに残ったＲＡＭを利用して被テ
ストブロックからのテスト出力信号を格納し時分割出力
することにより、外部出力端子数を削減するものであ
る。公知文献２及び３は、テスト入力信号の入力を時分
割で行って第１のＲＡＭに格納し、これを被テストブロ
ックに与えて出力されたテスト出力信号と第２のＲＡＭ
に予め入力された期待値とを素子内部で比較判定するこ
とにより外部入力端子数、外部出力端子数ともに削減す
るものである。 【００１１】 【発明が解決しようとする課題】しかしながら、上記従
来のテスト信号を時分割で入出力する方法では、時分割
の程度によってＩＣ自身のトランジスタの能力やテスタ
の能力によって制約を受け、ＩＣの通常動作周波数での
テストはできないことが多い。 【００１２】例えば、１０ＭＨｚのシステムクロックで
動作する被テストブロックに対し、テスト入力信号を４
分割し、テスト出力信号を２分割して行うとする。合計
６分割して被テストブロックのテストを通常動作周波数
で行うためにテスタの動作周波数を６０ＭＨｚにする必
要があるとすると、６０ＭＨｚ以上のテスト速度に対応
したテスタを必要とするとともに、ＩＣ自身のテストイ
ンターフェイス回路部などにも６０ＭＨｚのテスト速度
に対応したトランジスタの能力が必要となる。 【００１３】テストのためだけにセルの能力を上げたり
高性能なテスタを使用することは無駄が多く、現実的な
方法ではない。 【００１４】また、上記公知文献２及び３に開示されて
いるように、期待値比較を素子内部で行う方法は、テス
トにおいて不良が発生したときに不良箇所の特定が困難
になる。 【００１５】本発明は、上記従来の問題点に鑑みなされ
たものであって、その目的は、被テストブロックのテス
ト時にＩＣの外部端子数の増大を抑えつつ通常動作時の
システムクロック周波数でのテストと不良箇所の解析を
可能にするＩＣの構成を提供することにある。 【００１６】 【課題を解決するための手段】請求項１に係る発明の半
導体集積回路は、上記課題を解決するために、予め定め
られた演算処理を行う演算処理回路を被試験回路として
上記演算処理回路をテストする内部回路試験手段が上記
演算処理回路と一体形成して構成され、上記内部回路試
験手段は、外部から時分割されたテスト入力信号を入力
し、上記テスト入力信号をパラレルに展開した後、これ
らを上記被試験回路に入力し、上記被試験回路から出力
されるテスト出力信号を時分割して外部端子へ出力する
ようにした半導体集積回路において、上記内部回路試験
手段が、パラレルに展開された上記テスト入力信号を格
納しこれらを上記被試験回路の通常動作時に使用するシ
ステムクロック周波数で上記被試験回路に出力する第１
のポートと、上記被試験回路から出力される上記テスト
出力信号が上記システムクロック周波数で入力される第
２のポートとを有する一つ以上のマルチポートＲＡＭを
備えることを特徴としている。 【００１７】 【００１８】 【００１９】上記の発明によれば、テスト用外部端子か
らテスト入力信号を時分割し、テスト入力インターフェ
イス回路等を用いてパラレルのテスト入力信号に展開
し、これらを第１のポートからマルチポートＲＡＭに順
に格納する。一連のテスト入力信号の格納を終えると、
マルチポートＲＡＭの第１のポートから順にＩＣの通常
動作周波数で被テストブロックにテスト入力信号を出力
し、同時に、ＩＣの通常動作周波数で出力されてくる被
テストブロックからのテスト出力信号をマルチポートＲ
ＡＭの第２のポートから既に使用したテスト入力信号が
格納されていたアドレスへ順に書き込む。一連のテスト
出力信号の格納を終えると、マルチポートＲＡＭからテ
スト出力インターフェイス回路等を用いてテスト出力信
号を時分割してテスト用外部端子へ出力する。 【００２０】 【発明の実施の形態】 〔実施の形態１〕本発明の実施の一形態について図１な
いし図６に基づいて説明すれば、以下の通りである。 【００２１】図１に示すように、本実施の形態のＩＣの
主要部は内部回路試験手段としてのテスト回路１と、演
算処理回路及び被試験回路としての被テストブロック３
とから構成される。さらにテスト回路１は、テスト入力
インターフェイス回路１０ａ、テスト出力インターフェ
イス回路１０ｂ、第１のＲＡＭとしてのＲＡＭ２０ａ、
第２のＲＡＭとしてのＲＡＭ２０ｂ、信号保持用レジス
タ３０ａ、３０ｂ、信号パス選択用セレクタ４０ａ、４
０ｂ、４０ｃ、４０ｄ、及び制御回路５０から構成され
る。また、上記ＲＡＭ２０ａ、２０ｂはＩＣの通常動作
の演算処理に使用するものをテスト用に流用したもので
あり、相互に独立してアクセスが可能となっている。 【００２２】上記被テストブロック３をテストする方式
では、テスト時に制御回路５０によりテストパターン入
力モード、テスト実行モード、テスト出力モードの３つ
のテストモードを順に切替えて使用する。ここでは制御
回路５０は図示しない２つの入力端子を備え、これらの
入力端子に各モードに該当する２ｂｉｔのコードを入力
することによりモード切替えが行われるようになってお
り、例えば、通常動作モードでは“００”、テストパタ
ーン入力モードでは“０１”、テスト実行モードでは
“１１”、テスト出力モードでは“１０”のコードが入
力される。上記コードが入力されると制御回路５０はＩ
Ｃ内部の各回路にモード制御信号を出力してモードを設
定する。本実施の形態におけるモード切替えのフローを
図６に示す。 【００２３】まず、ＩＣは制御回路５０からのモード制
御信号によりテストパターン入力モードに入る。図２は
テストパターン入力モードに使用する部分の構成と処理
の例を表す。 【００２４】このモードでは、被テストブロック３の入
力端子数よりも少ない数の外部入力端子から時分割して
テスト入力インターフェイス回路１０ａにテスト入力信
号が入力され、これをテスト入力インターフェイス回路
１０ａの内部のセレクタ１１ａとレジスタ１２ａとを用
いて分割前のパラレルのテスト入力信号に展開する。 【００２５】展開されたテスト入力信号は信号パス選択
用セレクタ４０ａを通ってＲＡＭ２０ａへ供給され、Ｒ
ＡＭ２０ａのアドレスはインクリメントされ、次々にテ
スト入力信号をＲＡＭ２０ａに格納していく。全てのテ
スト入力信号をＲＡＭ２０ａに格納したら、制御回路５
０からのモード制御信号によりテスト実行モードに入
る。図３はテスト実行モードに使用する部分の構成と処
理の例を表す。また、図４にテスト実行モード時のタイ
ミング例を示す。テスト実行モードでは、ＲＡＭ２０ａ
に格納されているテスト入力信号は通常動作周波数で次
々と読み出され、被テストブロック３に供給されてその
出力信号はＲＡＭ２０ｂに次々と格納される。 【００２６】図４に示すように、ＲＡＭ２０ａに格納さ
れている任意タイミングのステップｎのテスト入力信号
はＲＡＭ２０ａのアドレスＡInよりＬＯＷアクティブの
ＲＡＭ２０ａ読み出しイネーブル信号（ＯＥバー）によ
ってとられるタイミングで通常動作周波数で読み出さ
れ、ＲＡＭ２０ａの出力Ｉn として発生される。ＲＡＭ
２０ａの出力であるテスト入力信号Ｉn はシステムクロ
ックの立下がりのタイミングで信号保持用レジスタ３０
ａに取り込まれ、信号保持用レジスタ３０ａの出力とし
て信号パス選択用セレクタ４０ｂを通って被テストブロ
ック３へ供給される。被テストブロック３からのテスト
出力信号Ｏn は次のシステムクロックの立下がりのタイ
ミングで信号保持用レジスタ３０ｂに取り込まれた後信
号パス選択用セレクタ４０ｃを通ってＲＡＭ２０ｂに供
給される。テスト出力信号Ｏn はＲＡＭ２０ｂのアドレ
スＡOnにＬＯＷアクティブのＲＡＭ２０ｂ書き込みイネ
ーブル信号（ＷＥバー）によってとられるタイミングで
格納される。ステップｎ＋１、ステップｎ＋２、．．．
と同様にして次々とテストパターンの供給と出力パター
ンの格納を行い、全てのテスト出力信号をＲＡＭ２０ｂ
に格納したら、制御回路５０からのモード制御信号によ
りテスト出力モードに入る。 【００２７】図５はテスト出力モードに使用する部分の
構成と処理の例を表す。 【００２８】テスト出力モードでは、ＲＡＭ２０ｂに格
納されているテスト出力信号は順にテスト出力インター
フェイス回路１０ｂへ供給されてテスト出力インターフ
ェイス回路１０ｂの内部のレジスタ１２ｂとセレクタ１
１ｂとを用いてパラレルのデータが時分割され、信号パ
ス選択用セレクタ４０ｄを介して少ない外部出力端子に
次々と出力される。 【００２９】出力されるテスト出力信号は外部のテスタ
により期待値と比較され、ＩＣの良否が判定される。 【００３０】また、テスト時には外部入力端子と外部出
力端子を個別に使用したが、同じ端子を入力モード時に
は入力用に、出力モード時には出力用に切替えて使用す
ることが可能であるため、このように端子を共有使用す
ることによっても外部端子数の削減が可能である。 【００３１】本発明では、被テストブロック３をシステ
ムクロックの周波数で動作させて得た出力を検査できる
ため、少ない外部入出力端子で、通常動作周波数でのテ
ストを実現することができる。また、本発明の半導体集
積回路は、予め定められた演算処理を行う演算処理回路
を被試験回路として上記演算処理回路をテストする内部
回路試験手段が上記演算処理回路と一体形成して構成さ
れ、上記内部回路試験手段は、外部から時分割されたテ
スト入力信号を入力し、上記テスト入力信号をパラレル
に展開した後、これらを上記被試験回路に入力し、上記
被試験回路から出力されるテスト出力信号を時分割して
外部端子へ出力するようにした半導体集積回路におい
て、上記内部回路試験手段が、パラレルに展開された上
記テスト入力信号を格納しこれらを上記被試験回路の通
常動作時に使用するシステムクロック周波数で上記被試
験回路に出力する第１のＲＡＭと、上記被試験回路から
出力される上記テスト出力信号が上記システムクロック
周波数で入力される上記第１のＲＡＭと独立してアクセ
ス可能な第２のＲＡＭとを備える構成である。上記の発
明によれば、ＩＣのテスト用外部端子からテスト入力信
号を時分割入力し、テスト入力インターフェイス回路等
を用いてパラレルのテスト入力信号に展開し、これらを
第１のＲＡＭに格納する。一連のテスト入力信号の格納
を終えるとテスト入力信号を第１のＲＡＭから順にＩＣ
の通常動作周波数で被テストブロックに出力し、同時
に、通常動作周波数で出力されてくる被テストブロック
からのテスト出力信号を第２のＲＡＭに順に書き込む。
一連のテスト出力信号の格納を終えると、第２のＲＡＭ
からテスト出力インターフェイス回路等を用いてテスト
出力信号を時分割してテスト用外部端子へ出力する。そ
れゆえ、テスト用外部端子数を大きく増やすことなく通
常動作周波数での機能ブロックのテストを可能にし、か
つ不良箇所の解析が可能になるという効果を奏する。 【００３２】〔実施の形態２〕本発明の実施の他の形態
について図６ないし図１１を用いて説明すれば、以下の
通りである。なお、説明の便宜上、前記の実施の形態１
の図面に示した構成要素と同一の機能を有する構成要素
については、同一の符号を付し、その説明を省略する。 【００３３】図７に示すように、本実施の形態のＩＣの
主要部は、内部回路試験手段としてのテスト回路２と、
演算処理回路及び被試験回路としての被テストブロック
３とから構成される。さらにテスト回路２は、テスト入
力インターフェイス回路１０ａ、テスト出力インターフ
ェイス回路１０ｂ、マルチポートＲＡＭ４、信号保持用
レジスタ３０ａ、３０ｂ、信号パス選択用セレクタ４０
ａ、４０ｂ、４０ｃ、４０ｄ、及び制御回路５０から構
成される。また、上記マルチポートＲＡＭ４はＩＣの通
常動作の演算処理に使用するものをテスト用に流用した
ものである。 【００３４】上記被テストブロック３をテストする方式
では、実施の形態１と同様にテスト時にテストパターン
入力モード、テスト実行モード、テスト出力モードの３
つのテストモードを順に切替えて使用する。モード切替
えのフローを図６に示す。 【００３５】まず、ＩＣは制御回路５０からのモード制
御信号によりテストパターン入力モードに入る。図８は
テストパターン入力モードに使用する部分の構成と処理
の例を表す。 【００３６】このモードでは、被テストブロック３の入
力端子数よりも少ない外部入力端子からテスト入力信号
を時分割してテスト入力インターフェイス回路１０ａに
入力し、テスト入力インターフェイス回路１０ａの内部
のセレクタ１１ａとレジスタ１２ａとを用いて分割前の
パラレルのテスト入力信号に展開する。展開されたテス
ト入力信号は、信号パス選択用セレクタ４０ａを通って
マルチポートＲＡＭ４の第１のポートとしてのＡポート
４ａへ供給される。マルチポートＲＡＭ４のＡポート４
ａのアドレスはインクリメントされ、次々にテスト入力
信号をマルチポートＲＡＭ４にＡポート４ａを用いて格
納していく。全てのテスト入力信号をマルチポートＲＡ
Ｍ４に格納したら、制御回路５０からのモード制御信号
によりテスト実行モードに入る。 【００３７】図９はテスト実行モードに使用する部分の
構成と処理の例を表す。また、図１０にテスト実行モー
ド時のタイミング例を示す。 【００３８】テスト実行モードでは、マルチポートＲＡ
Ｍ４に格納されているテスト入力信号はＡポート４ａか
ら通常動作周波数で次々と読み出され、被テストブロッ
ク３へ供給され、その出力信号はマルチポートＲＡＭ４
の第２のポートとしてのＢポート４ｂから使用済みのパ
ターンが格納されていたアドレスへ次々と格納される。 【００３９】マルチポートＲＡＭ４に格納されている任
意タイミングのステップｎのテスト入力信号はＡポート
４ａのアドレスＡInよりＬＯＷアクティブのＡポート４
ａ読み出しイネーブル信号（ＯＥバー）によってとられ
るタイミングで通常動作周波数で読み出され、Ａポート
４ａの出力Ｉn として発生される。Ａポート４ａの出力
となったテスト入力パターンＩn はシステムクロックの
立下がりのタイミングで信号保持用レジスタ３０ａに取
り込まれ、信号保持用レジスタ３０ａの出力として信号
パス選択用セレクタ４０ｂを通って被テストブロック３
へ供給される。 【００４０】被テストブロック３からのテスト出力信号
Ｏn は次のシステムクロックの立下がりのタイミングで
信号保持用レジスタ３０ｂに取り込まれた後信号パス選
択用セレクタ４０ｃを通ってマルチポートＲＡＭ４のＢ
ポート４ｂに供給される。テスト出力信号Ｏn は、Ａポ
ート４ａから既に被テストブロック３に対してテスト入
力信号の供給を終え、使用し終えたアドレスＡOnにＬＯ
ＷアクティブのＢポート４ｂ書き込みイネーブル信号
（ＷＥバー）によってとられるタイミングで格納され
る。ステップｎ＋１、ステップｎ＋２、．．．と同様に
して次々とテスト入力信号の供給とテスト出力信号の格
納を行い、全てのテスト出力信号をＢポート４ｂよりマ
ルチポートＲＡＭ４に格納したら、制御回路５０からの
モード制御信号によりテスト出力モードに入る。図１１
はテスト出力モードに使用する部分の構成と処理の例を
表す。 【００４１】テスト出力モードでは、マルチポートＲＡ
Ｍ４に格納されているテスト出力信号はＢポート４ｂを
通して順にテスト出力インターフェイス回路１０ｂへ供
給され出力インターフェイス回路１０ｂの内部のレジス
タ１２ｂとセレクタ１１ｂとを用いてパラレルのデータ
が時分割され、信号パス選択用セレクタ４０ｄを介して
少ない外部出力端子に次々と出力される。出力されるテ
スト出力信号は外部のテスタにより期待値と比較され、
ＩＣの良否が判定される。 【００４２】このように、本実施の形態ではテスト入力
信号格納用ＲＡＭとテスト出力信号格納用ＲＡＭを１つ
にまとめているため、ＩＣチップの面積を実施の形態１
の場合よりも低減することができる。 【００４３】また、テスト時には外部入力端子と外部出
力端子を個別に使用したが、同じ端子を入力モード時に
は入力用に、出力モード時には出力用に切替えて使用す
ることが可能であるため、このように端子を共有使用す
ることによっても外部端子数の削減が可能である。 【００４４】本発明では、被テストブロック３をシステ
ムクロックの周波数で動作させて得た出力を検査できる
ため、少ない外部入出力端子で、通常動作周波数のテス
トを実現することができる。 【００４５】 【発明の効果】請求項１に係る発明の半導体集積回路
は、以上のように、予め定められた演算処理を行う演算
処理回路を被試験回路として上記演算処理回路をテスト
する内部回路試験手段が上記演算処理回路と一体形成し
て構成され、上記内部回路試験手段は、外部から時分割
されたテスト入力信号を入力し、上記テスト入力信号を
パラレルに展開した後、これらを上記被試験回路に入力
し、上記被試験回路から出力されるテスト出力信号を時
分割して外部端子へ出力するようにした半導体集積回路
において、上記内部回路試験手段が、パラレルに展開さ
れた上記テスト入力信号を格納しこれらを上記被試験回
路の通常動作時に使用するシステムクロック周波数で上
記被試験回路に出力する第１のポートと、上記被試験回
路から出力される上記テスト出力信号が上記システムク
ロック周波数で入力される第２のポートとを有する一つ
以上のマルチポートＲＡＭを備える構成である。 【００４６】それゆえ、テスト用外部端子数を大きく増
やすことなく通常動作周波数での機能ブロックのテスト
を可能にし、かつ不良箇所の解析が可能になるという効
果を奏する。 【００４７】 【００４８】
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体集積回路
の内部回路試験手段の構成を示すブロック図である。 【図２】本発明の一実施の形態におけるテストパターン
入力モードの構成と処理の例を示すブロック図である。 【図３】本発明の一実施の形態におけるテスト実行モー
ドの構成と処理の例を示すブロック図である。 【図４】上記テスト実行モード時のタイミングチャート
図である。 【図５】本発明の一実施の形態におけるテスト出力モー
ドの構成と処理の例を示すブロック図である。 【図６】本発明の一実施の形態及び他の実施の形態にお
けるモード切替えフローの説明図である。 【図７】本発明の他の実施の形態における半導体集積回
路の内部回路試験手段の構成を示すブロック図である。 【図８】本発明の他の実施の形態におけるテストパター
ン入力モードの構成と処理の例を示すブロック図であ
る。 【図９】本発明の他の実施の形態におけるテスト実行モ
ードの構成と処理の例を示すブロック図である。 【図１０】上記テスト実行モード時のタイミングチャー
ト図である。 【図１１】本発明の他の実施の形態におけるテスト出力
モードの構成と処理の例を示すブロック図である。 【図１２】従来のＩＣの内部ブロックのテスト方法を説
明するブロック図である。 【図１３】従来のＩＣの内部ブロックのテストにおいて
時分割でテスト入力信号を入力するテスト方法を説明す
るブロック図である。 【図１４】従来のＩＣの内部ブロックのテストにおいて
時分割でテスト出力信号を出力するテスト方法を説明す
るブロック図である。 【符号の説明】 １ テスト回路（内部回路試験手段） ２ テスト回路（内部回路試験手段） ３ 被テストブロック（演算処理回路、被試験回
路） ２０ａ ＲＡＭ（第１のＲＡＭ） ２０ｂ ＲＡＭ（第２のＲＡＭ） ４ マルチポートＲＡＭ ４ａ Ａポート（第１のポート） ４ｂ Ｂポート（第２のポート）
の内部回路試験手段の構成を示すブロック図である。 【図２】本発明の一実施の形態におけるテストパターン
入力モードの構成と処理の例を示すブロック図である。 【図３】本発明の一実施の形態におけるテスト実行モー
ドの構成と処理の例を示すブロック図である。 【図４】上記テスト実行モード時のタイミングチャート
図である。 【図５】本発明の一実施の形態におけるテスト出力モー
ドの構成と処理の例を示すブロック図である。 【図６】本発明の一実施の形態及び他の実施の形態にお
けるモード切替えフローの説明図である。 【図７】本発明の他の実施の形態における半導体集積回
路の内部回路試験手段の構成を示すブロック図である。 【図８】本発明の他の実施の形態におけるテストパター
ン入力モードの構成と処理の例を示すブロック図であ
る。 【図９】本発明の他の実施の形態におけるテスト実行モ
ードの構成と処理の例を示すブロック図である。 【図１０】上記テスト実行モード時のタイミングチャー
ト図である。 【図１１】本発明の他の実施の形態におけるテスト出力
モードの構成と処理の例を示すブロック図である。 【図１２】従来のＩＣの内部ブロックのテスト方法を説
明するブロック図である。 【図１３】従来のＩＣの内部ブロックのテストにおいて
時分割でテスト入力信号を入力するテスト方法を説明す
るブロック図である。 【図１４】従来のＩＣの内部ブロックのテストにおいて
時分割でテスト出力信号を出力するテスト方法を説明す
るブロック図である。 【符号の説明】 １ テスト回路（内部回路試験手段） ２ テスト回路（内部回路試験手段） ３ 被テストブロック（演算処理回路、被試験回
路） ２０ａ ＲＡＭ（第１のＲＡＭ） ２０ｂ ＲＡＭ（第２のＲＡＭ） ４ マルチポートＲＡＭ ４ａ Ａポート（第１のポート） ４ｂ Ｂポート（第２のポート）
Claims (1)
- (57)【特許請求の範囲】 【請求項１】予め定められた演算処理を行う演算処理回
路を被試験回路として上記演算処理回路をテストする内
部回路試験手段が上記演算処理回路と一体形成して構成
され、上記内部回路試験手段は、外部から時分割された
テスト入力信号を入力し、上記テスト入力信号をパラレ
ルに展開した後、これらを上記被試験回路に入力し、上
記被試験回路から出力されるテスト出力信号を時分割し
て外部端子へ出力するようにした半導体集積回路におい
て、 上記内部回路試験手段が、パラレルに展開された上記テ
スト入力信号を格納しこれらを上記被試験回路の通常動
作時に使用するシステムクロック周波数で上記被試験回
路に出力する第１のポートと、上記被試験回路から出力
される上記テスト出力信号が上記システムクロック周波
数で入力される第２のポートとを有する一つ以上のマル
チポートＲＡＭを備えることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15261897A JP3516834B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15261897A JP3516834B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339765A JPH10339765A (ja) | 1998-12-22 |
| JP3516834B2 true JP3516834B2 (ja) | 2004-04-05 |
Family
ID=15544324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15261897A Expired - Fee Related JP3516834B2 (ja) | 1997-06-10 | 1997-06-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3516834B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148199A (ja) | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 自己テスト回路内蔵半導体記憶装置 |
| JP6500569B2 (ja) | 2015-04-10 | 2019-04-17 | 株式会社ソシオネクスト | 集積回路、診断システム及び診断方法 |
-
1997
- 1997-06-10 JP JP15261897A patent/JP3516834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10339765A (ja) | 1998-12-22 |
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