JPS6211382B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は回路自体の試験を容易にする集積回路
に関する。

最近、デイジタルシステムの急激な進歩にとも
ない、その中心となる半導体集積回路の高集積化
は増大の一途をたどり、１個のチツプの中に、論
理制御部、論理演算部、レジスタ部およびメモリ
部等のコンピユータの基本的構成要素のほとんど
を搭載しているような、いわゆるワンチツプマイ
クロコンピユータ等も出現している。それにとも
ない、高集積化されたチツプの機能試験は困難を
極め、従来の集積回路のように、チツプ内部に試
験用補助手段を設けていないものは不完全な試験
しかできない。

特にチツプ内部に大容量のレジスタフアイルや
ランダムアクセスメモリ（以下RAM）および読
出し専用メモリ（以下ROM）を内蔵する集積回
路では、その大容量のメモリ部のために増々試験
が困難となり大きな問題となつている。従つて試
験を簡単化し、より完全な試験を可能にする技術
体系が今日強く望まれている。

第１図に従来技術による集積回路の一例を示
す。

第１図の集積回路１００は論理制御部、論理演
算部、数値演算部、タイミング制御部およびレジ
スタ等を含んでおり、メモリ部以外の全ての部分
を示すランダム論理部１０１、アドレス制御、読
出し、書込みおよびメモリ出力動作を制御するメ
モリ制御回路１０２、一例としてデータ部が入出
力兼用になつているRAM１０３、ROM１０４、
前記制御回路１０２の制御信号線１０５、前記制
御回路１０２へのアドレス信号線、RAM１０３
への読出し書込み信号線１０７、前記RAM１０
３に対する書込み許可および出力データをデータ
バス１１４へ出力するかしないかの制御線１０
８、前記RAM１０３へのアドレス信号線１０
９、ROM１０４へのアドレス信号線１１０、
ROM１０４からの読出し出力データをデータバ
ス１１４へ出力するかしないかの制御線１１１
RAM１０３のデータ信号線で入出力双方に使用
され、入力でも出力でもない時には、RAMの出
力部はインピーダンス状態になるデータ信号線１
１２、ROM１０４のデータ出力信号線で、出力
時（読み出し時）以外は、ハイインピーダンス状
態になる信号線１１３、双方向性の内部データバ
ス１１４，１１５は集積回路入力端子１１５およ
び集積回路出力端子１１６から構成されている。

このような構成では、外部から直接メモリ部に
当たることができず処理部を介してメモリ部に対
する種々の試験（例えば、ギヤロピングテスト、
ワルツイングテスト、マーチングテスト等）が困
難であり、将来さらにメモリ部が増大した場合重
要な問題となる。

本発明の目的は内部メモリに対して処理装置を
介さずに直接的な試験を可能にするとともにバツ
フアを設け通常動作および試験動作で兼用するこ
とにより端子数の増加を防止した集積回路を提供
することにある。

本発明の回路は、外部端子との間で授受される
情報を格納する一時記憶手段と、 この一時記憶手段からの情報を処理し前記一時
記憶手段に送出する処理手段と、 外部から与えられる切換手段により通常動作モ
ード時には処理手段からの記憶制御情報を選択し
試験動作モード時には前記一時記憶手段からの記
憶制御情報を選択する選択手段と、 この選択手段からの記憶制御情報に基づいて通
常動作モード時には前記処理手段との間で授受し
前記試験動作モード時には前記一時記憶手段との
間で授受する情報を記憶する記憶手段とを含むこ
とを特徴とする。

次に本発明について図面を参照しながら詳細に
説明する。

第２図は本発明の一実施例を示す図である。

第２図に示す本発明の回路２００は、論理制御
部、論理演算部、数値演算部、タイミング制御
部、レジスタ等を有しメモリ部以外の全ての部分
を示すランダム論理部２０１、アドレス読出し、
書込みおよびメモリ出力を制御するメモリ制御回
路２０２、データ部が入出力兼用または入力部分
と、出力部分を切離したバス構成にしたRAM
（スタテイツクRAMとダイナミツクRAMを含
む）２０３、ROM２０４、前記メモリ制御回路
２０２の制御信号線２０５、メモリ制御回路２０
２へのアドレス信号線２０６、前記メモリ制御回
路２０２からのRAM２０３に対する書込みイネ
ーブル入力（この信号が有効極性の時メモリーに
データが書込まれる。）およびメモリイネーブル
信号線（メモリイネーブルが有効極性でない時
は、書込みも読出しも行わず、メモリのデータバ
スバツフアはハイインピーダンスになる。）２０
７、前記メモリ制御回路２０２からのRAM２０
３に対するアドレス信号線２０８、前記メモリ制
御回路２０２からのROM２０４に対する読出し
制御線（読み出さないとき、ROMの出力バツフ
アはハイインピーダンスとなる。）２０９、前記
メモリ制御回路２０２からのROM２０４に対す
るアドレス信号線２１０、外部端子２３５からバ
ツフア部２２８を介して与えられ試験時に使用さ
れるメモリイネーブル線２１１、外部端子２３５
からバツフア部２２８を介して与えられ試験時に
使用されるアドレス信号線２１２、外部端子２３
５からバツフア部２２９を介して与えられ試験時
に使用される読出し制御線２０９、外部端子２３
５からバツフア部２２９を介して与えられ試験時
に使用されるアドレス信号線２１４、それぞれ
RAM２０３やROM２０４に対してメモリ制御回
路２０２からの信号が（通常動作時）、外部端子
からの信号が（試験動作時）を選択する選択回路
２１５および２１６、選択回路２１５で選択され
たメモリイネーブル制御線２１７、選択回路２１
５で選択されたアドレス線２１８、選択回路２１
６で選択され常時ROM２０４を動作させる読出
し制御線２１９，２２０は選択回路２１６で選択
され常時ROM２０４を動作させるアドレス線２
２０、RAM２０３のデータ信号線で入出力双方
に使用され、読出し（出力）でも、書込み（入
力）でもない時はハイインピーダンス状態になる
データ入出力信号線２２１、ROM２０４のデー
タ出力信号線で読み出し（出力）時以外はハイイ
ンピーダンス状態になるデータ出力信号線２２
２、双方向性の内部データバス２３３、外部端子
バツフア部２２８および２２９と内部データバス
２２３を結ぶ双方向性バス２２４、通常動作と試
験動作の両モードを切替える信号で直接外部端子
２３５から入力され有効極性の時、試験モードに
なるモード切替え信号線２２５、外部端子２３５
からバツフア部２２８を介してランダム論理部２
０１へ入力される入力信号線２２６、ランダム論
理部２０１からの出力信号で、外部端子２３５へ
バツフア部２２９を介して出力される出力信号線
２２７、外部端子２３５を通常動作時と試験動作
時で使い分けて使用し情報を格納するバツフア部
２２８および２２９、これらのバツフア部２２８
および２２９のそれぞれと外部端子２３５とを接
続する接続線２３０および２３１、バツフア部２
２８および２２９のコントロール部２３２、双方
向性内部バス２２３に対するランダム論理部２０
１のバスインターフエースのコントロール部２３
３、双方向性バス２２４が入力状態であることを
示し外部端子から与えられる信号線２３４、（第
２図ではバツフア部２２８の方の端子に割当てら
れた場合を示しているがバツフア部２２９の方の
端子に割当てられた場合、２３４の矢印の方向が
逆になる。）および外部端子２３５から構成され
ている。

第３図は第２図の選択回路２１５および２１６
の詳細な回路構成を示す図である。

この選択回路２１５および２１６は、試験モー
ドを表示するときハイレベルとなるモード表示信
号２２５を入力する１入力ナンドゲート３００、
この１入力ナンドゲート３００の出力状態および
前記モード表示信号２２５の状態に応じてメモリ
イネーブル信号２０７とアドレス信号２０８およ
びメモリイネーブル信号２１１とアドレス信号２
１２の選択または読出し制御信号２０９とアドレ
ス信号２１０および読出し制御信号２１３とアド
レス信号２１４の選択を行なうナンドゲート群３
０１から構成されている。

第４図は、バツフア部２２８または２２９の詳
細な回路構成図である。

第４図の参照番号４０１は外部端子、参照番号
４０２はランダム論理部へのデータ接続線（第２
図の参照番号２２６または２２７に該当する）、
参照番号４０３はメモリ部入力選択部２１５，２
１６への接続線（第２図の参照番号２１１，２１
２，２１３，２１４に該当する）、参照番号４０
４はメモリ部出力との接続線、参照番号４０５は
内部データバスとの接続線（第２図の参照番号２
２４に該当）、参照番号４０６は入力バツフア、
参照番号４０７は３―ステート出力バツフア、参
照番号４０８は外部端子とバツフアとの接続線
（第２図の参照番号２３０，２３１に該当）をそ
れぞれ示す。

３―ステートバツフアの動作について第４図ａ
を用いて簡単に説明する。第４図ａの３―ステー
トバツフア４０７は、信号TSTが無効極性（ロ
ーレベル）のとき、その出力をハイインピーダン
スとし、信号TSTが有効極性（ハイレベル）の
とき、メモリ出力接続線４０４からの入力信号を
線４０８へ出力する。

次に第４図ａ〜ｆに示されるバツフア接続につ
いて説明する。

第４図ａの接続は通常動作時、外部端子４０１
が入力端子として使用されていたものを試験時に
出力端子として使用するときの接続である。試験
でない時は３―ステートバツフア４０７はハイイ
ンピーダンスとなつて入力バツフア４０６に影響
を与えない。試験時、信号TSTはハイレベルと
なり接続線４０４からメモリー部の出力が外部端
子４０１にあらわれる。

第４図ｂの接続は、通常動作時も試験時も外部
端子が入力端子として使用される時の接続であ
る。

第４図ｃの接続は、通常動作時も試験動作時も
外部端子が出力端子として使用される時の接続で
ある。データ接続線４０２に接続されたバツフア
４０７はTST信号と逆極性の信号により試
験時でない時導通となり、試験時ハイインピーダ
ンスになる。接続線４０４に接続されたバツフア
４０７はTST信号により試験時に導通となり、
試験時でない時にハイインピーダンス状態にな
る。

第４図ｄの接続は通常動作時は外部端子４０１
を出力として使用され、試験動作時前記外部端子
４０１を入力端子として使用される場合の接続で
ある。接続線４０２に接続されたバツフア４０７
は試験時（はローレベル）非導通となりハ
イインピーダンスとなり、通常動作時（TSTは
ハイレベル）導通状態となる。

以上の接続関係を第２図に適用すればバツフア
部２２８は第４図ｂとｅの接続とで構成され、バ
ツフア部２２９は第４図ｄとｆとの接続で構成さ
れている。RAM２０３からのデータは双方向性
データバス２２１を介して授受されるのでRAM
２０３とデータバス２２１とを接続するバツフア
には第４図のｅとｆで示される接続構成を使用
し、ａとｃとの接続構成は使用していない。しか
し、双方向性データバスを使用しないバツフアに
はｅとｆとの接続構成を使用せず、RAM２０３
からの分離された入力バツフアと出力バツフアに
はａとｃとの構成を使用すれば良い。

次に第４図ｅの構成について説明する。ｅの構
成では、通常動作時外部端子は入力として使用さ
れ試験動作時双方向性データバスへの入力または
出力として使用される。双方向性データバスが入
力か出力かは、有効極性の時試験時であることを
示すTST制御信号と、有効極性の時データバス
が入力であることを示すDATAIN制御信号との
論理積または、DATAIN制御信号の逆極性
制御信号とTST制御信号との論理積で
制御される。すなわち、試験時DATAIN制御信
号がハイレベルならば入力端子となり、ローレベ
ルならば出力端子となる。

次に第４図ｆについて説明する。第４図ｆの接
続構成では、通常動作時外部端子は出力端子とし
て使用され、試験動作時、双方向性データバスへ
の入力端子として使用される。データバスが入力
であるとき外部端子を入力とし、出力の時外部端
子を出力とする制御の仕方は第４図ｅとの動作と
同一である。

TST、，TST・DATAIN，TST・
の各制御信号の作成例を第５図に示
す。

第５図には、第２図のバツフア部内制御信号論
理部２３３が示される。参照番号５００は、試験
モードであるか通常モードであるかを示す信号を
入力する制御端子で、チツプの他の入出力端子と
は独立に１端子別個に設けられたものである。参
照番号５０１は双方向性データバスが入力である
か出力であるかを制御する制御信号を入力する端
子で、通常動作時に使用する入出力端子を割当て
る。この例では、参照番号５０２全体が第４図の
ｂに該当する。しかしｄの接続構成であつてもか
まわない。参照番号５０３はバツフアゲートであ
り、参照番号５０４は端子５０１とバツフアゲー
トとの接続線を示す端子５０１にはDATAIN
（ハイレベルの時、データバスは入力となる。）制
御信号が入力されている。接続線５０５はランダ
ム論理部へ接続されている。接続線５０６は、入
力バツフアと他のゲート類とを接続しインバータ
５０７を介して入力NANDゲート５０８に接続さ
れている。参照番号５０９はTST制御信号端子
５００と、ゲート５０７，５０８および第４図の
TST端子とを接続する。制御信号線５１０は第
４図および第６図の制御端子への接続を、
制御信号線５１１は第４図のTST・DATAIN制
御端子への接続を制御信号線５１２は第４図の
TST・制御端子への接続を行なう。

第５図の論理回路は、，TST，DATAIN
およびTST・の各制御信号を作るため
の回路である。

次に第６図を参照しながら、第２図のコントロ
ール部２３３の詳細な構成について説明する。

第６図ａのような接続関係のバツフアでは内部
双方向性バスと接続される接続線６００を介して
与えられる信号は通常の状態ではバツフア６０１
を通過しない。従つてバツフア６０１には３―ス
テートバツフアを使用して制御信号６０４
によりハイインピーダンス状態となりランダム論
理部へ接続線６０３を介して前記信号が与えられ
る。

第６図ｂのような接続関係であれば前記バツフ
アはそのまま通常のバツフア６０２を使用するこ
とにより前記接続線６００を介して与えられる信
号は前記接続線６０３に与えられる。

第６図ｃのような双方性の接続関係を有するバ
ツフアであればバツフア６０１として３―ステー
トバツフアを使用し制御信号線に２入力オアゲー
トを介して接続し一方の入力に内部コントロール
信号６０６を与え、他方の入力に制御信号
６０４を与える。

本発明にはデータバスに接続されるバツフアと
して３―ステートバツフアを用いることにより接
続端子数を増大することなしにメモリ部を直接試
験できるという効果がある。

【図面の簡単な説明】

第１図は従来技術による集積回路を示す図、第
２図は本発明の一実施例を示す図、第３図は第２
図の一実施例におけるセレクタ部の詳細な構成を
示す図、第４図は第２図の一実施例におけるバツ
フア部の詳細な構成を示す図、第５図は第２図の
一実施例におけるバツフアコントロール部の詳細
な構成を示す図、第６図は第２図の一実施例にお
ける双方向性内部データバスとランダムロジツク
部とのインターフエース部コントロールの詳細な
構成を示す図。 第１図から第６図において、１００……従来技
術の集積回路の全体、１０１，２０１……ランダ
ム論理部、１０２，２０２……メモリ制御回路、
１０３……RAM、１０４，２０４……ROM、１
０５，１０７，１０８，１１１，２０５，２０
７，２０９，２１１，２１３，２１７，２１９…
…制御信号線、１０６，１０９，１１０，２０
６，２０８，２１０，２１２，２１４，２１８，
２２０……アドレス信号線、１１２，１１３，２
２１，２２２……データ信号線、１１４，２２
３，２２４……双方向性内部データバス、１１５
……入力端子、１１６……出力端子、２００……
本発明の集積回路の全体、２１５，２１６……選
択回路、２２５……試験モード切替信号線、２２
６……ランダム論理入力信号線、２２７……ラン
ダム論理出力信号線、２２８，２２９……バツフ
ア部、２３０，２３１……外部端子接続線、２３
２……バツフア部内コントロール部、２３３……
ランダム論理部内双方向性データバスインタフエ
ースコントロール部、２３４……DATAIN信
号、２３５，４０１，４０５……外部端子、３０
０……１入力NANDゲート、３０１……２入力
NANDゲート、４０２，４０３，４０４，４０
５，４０８，５０４，５０５，５０６，５０９，
５１０，５１１，５１２，６００，６０３，６０
４，６０６……接続線、４０６，５０３，６０２
……バツフアゲート、４０７，６０１……３―ス
テートバツフア、５０７……インバータ、５０８
……２入力ANDゲート、６０５……２入力ORゲ
ート、TST，，DATAIN……コントロール
信号。

Claims (1)

1. 【特許請求の範囲】 １ 外部端子との間で授受される情報を格納また
   は出力するバツフア回路と、 予め定めた論理動作を行なうランダム論理回路
   と、 前記バツフア回路から与えられる前記情報およ
   び前記論理回路から与えられるアドレス情報のう
   ちの一方を外部からの切替信号に応答して出力す
   る選択回路と、 それぞれ固有のアドレスが割り当てられた複数
   の記憶場所を有し前記選択回路から出力される情
   報をアドレスとし対応する記憶場所の情報を前記
   バツフア回路に格納する少なくとも一つの記憶回
   路とから構成したことを特徴とする集積回路。