KR20010026740A - 비스트 회로를 갖는 메모리 로직 복합 반도체장치 - Google Patents

비스트 회로를 갖는 메모리 로직 복합 반도체장치 Download PDF

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Abstract

본 발명은 비스트 회로를 갖는 메모리 로직 복합 반도체 장치에 관한 것으로서, 데이터가 병렬로 입출력될 수 있는 최대 크기의 제1 데이터 버스를 갖는 메모리, 상기 제1 데이터 버스와 연결되는 제어부, 상기 제1 데이터 버스 이하의 크기를 갖는 제2 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리에 데이터를 기입하고 상기 기입된 데이터를 독출하는 로직 회로, 및 상기 제1 데이터 버스와 동일한 크기의 제3 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리의 기능을 테스트하는 비스트 회로를 구비하고, 상기 제어부는 정상 모드시에는 상기 제2 데이터 버스를 상기 제1 데이터 버스에 연결시키고 테스트 모드시에는 상기 제3 데이터 버스를 상기 제1 데이터 버스에 연결시킴으로써 메모리 로직 복합 반도체 장치의 메모리 테스트 시간이 단축된다.

Description

비스트 회로를 갖는 메모리 로직 복합 반도체 장치{Merged memory and logic semiconductor device having bist circuit}
본 발명은 반도체 장치에 관한 것으로서, 특히 메모리와 로직 회로가 하나의 반도체 장치에 구현된 메모리 로직 복합 반도체 장치에 관한 것이다.
도 1a 및 도 1b를 참조하면, 종래의 메모리 로직 복합 반도체 장치(101)는 메모리(111), 로직 회로(121) 및 비스트 회로(131)를 구비한다. 메모리(111)는 다수개의 메모리 셀들(도시 안됨)을 구비하고 있으며, 상기 다수개의 메모리 셀들이 정상적으로 동작하는 지의 여부를 테스트하기 위하여 비스트 회로(131)가 사용된다. 로직 회로(121)는 어떤 기능을 수행하기 위하여 메모리(111)에 데이터를 저장하거나 또는 메모리(111)에 저장된 데이터를 독출한다. 메모리(111)와 로직 회로(121) 및 메모리(111)와 비스트 회로(131)는 데이터 버스들(141, 143)을 통하여 상호 전기적으로 연결된다. 도 1a 및 도 1b에 도시된 메모리(111)는 서로 동일한 메모리 용량, 예컨대 4메가비트(megabit)의 메모리 용량을 갖는다.
도 1a를 참조하면, 데이터 버스들(141, 143)은 각각 4비트의 크기를 갖는다. 즉, 로직 회로(121) 또는 비스트 회로(131)로부터 메모리(111)로 병렬로 입력되는 데이터는 4비트이며, 반대로 메모리(111)로부터 로직 회로(121) 또는 비스트 회로(131)로 병렬로 출력되는 데이터는 4비트이다. 도 1b를 참조하면, 데이터 버스들(151, 153)은 각각 8비트의 크기를 갖는다. 즉, 로직 회로(121) 또는 비스트 회로(131)로부터 메모리(111)로 병렬로 입력되는 데이터는 8비트이며, 반대로 메모리(111)로부터 로직 회로(121) 또는 비스트 회로(131)로 병렬로 출력되는 데이터는 8비트이다. 이와 같이, 데이터 버스들(151, 153)의 크기는 각각 다르게 구성되는데 그 이유는 사용자의 요구에 따른 것이다.
상술한 바와 같이, 종래의 메모리 로직 복합 반도체 장치(101)에서는 메모리(111)의 용량이 동일함에도 불구하고, 메모리(111)와 로직 회로(121) 및 메모리(111)와 비스트 회로(131)를 연결하는 데이터 버스들(141, 143, 151, 153)의 크기는 사용자의 요구에 따라 다르게 구성된다. 이로 인하여 메모리 로직 복합 반도체 장치(101)의 개발 비용이 많이 소요될 뿐만 아니라 데이터 버스들(141, 143, 151, 153)이 작을 경우에는 비스트 회로(131)에 의한 메모리(111)의 테스트 시간은 길어진다. 특히, 데이터 버스들(141, 143, 151, 153)의 크기가 작으면 작을수록 비스트 회로(131)에 의한 메모리(111)의 테스트 시간은 점점 더 길어진다.
따라서, 본 발명이 이루고자하는 기술적 과제는 메모리와 로직 회로를 연결하는 데이터 버스의 크기에 관계없이 동일한 메모리의 용량이 동일할 경우에는 단일 비스트 회로를 갖는 메모리 로직 복합 반도체 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a 및 도 1b는 종래의 메모리 로직 복합 반도체 장치의 블록도들.
도 2는 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치의 블록도.
도 3은 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치의 블록도.
도 4는 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치의 블록도.
도 5는 본 발명의 제4 실시예에 따른 메모리 로직 복합 반도체 장치의 블록도.
상기 기술적 과제를 이루기 위하여 본 발명은,
데이터가 병렬로 입출력될 수 있는 최대 크기의 제1 데이터 버스를 갖는 메모리, 상기 제1 데이터 버스와 연결되는 제어부, 상기 제1 데이터 버스 이하의 크기를 갖는 제2 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리에 데이터를 기입하고 상기 기입된 데이터를 독출하는 로직 회로, 및 상기 제1 데이터 버스와 동일한 크기의 제3 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리의 기능을 테스트하는 비스트 회로를 구비하고, 상기 제어부는 정상 모드시에는 상기 제2 데이터 버스를 상기 제1 데이터 버스에 연결시키고 테스트 모드시에는 상기 제3 데이터 버스를 상기 제1 데이터 버스에 연결시키는 메모리 로직 복합 반도체 장치를 제공한다.
바람직하기는, 상기 제어부는 외부로부터 입력되는 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생기, 및 상기 제어 신호 발생기에 연결되며 상기 제어 신호에 응답하여 상기 정상 모드시에는 상기 제2 데이터 버스를 상기 제1 데이터 버스에 연결시키고 상기 테스트 모드시에는 상기 제3 데이터 버스를 상기 제1 데이터 버스에 연결시키는 독출 및 기입 제어 드라이버를 구비한다.
상기 본 발명에 따르면, 메모리 로직 복합 반도체 장치에 구비되는 메모리의 테스트 시간이 단축된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치(201)는 메모리(211), 로직 회로(221), 비스트 회로(231) 및 제어부(241)를 구비한다. 메모리(211)는 다수개의 메모리 셀들(도시 안됨)을 구비하고 있으며, 상기 다수개의 메모리 셀들이 정상적으로 동작하는 지의 여부를 테스트하기 위하여 비스트 회로(231)가 사용된다. 로직 회로(221)는 어떤 기능을 수행하기 위하여 메모리(211)에 데이터를 저장하거나 또는 메모리(211)에 저장된 데이터를 독출한다. 제어부(241)와 메모리(211), 제어부(241)와 로직 회로(221) 및 제어부(241)와 비스트 회로(231)는 제1 내지 제3 데이터 버스들(251, 261, 271)을 통하여 상호 전기적으로 연결된다.
제어부(241)와 로직 회로(221)를 연결하는 제2 데이터 버스(261)는 4개의 데이터 라인들로 구성된다. 즉, 제2 데이터 버스(261)를 통해서 병렬로 전송되는 데이터는 4비트이다. 반면, 제어부(241)와 메모리(211) 및 제어부(241)와 비스트 회로(231)를 연결하는 제1 및 제3 데이터 버스들(251, 271)은 각각 32개의 데이터 라인들로 구성된다. 즉, 제1 및 제3 데이터 버스들(251, 271)을 통해서 병렬로 전송되는 데이터는 32비트이다.
제어부(241)는 독출 및 기입 제어 드라이버(245)와 제어 신호 발생(243)기를 구비한다. 독출 및 기입 제어 드라이버(245)는 제1 내지 제3 데이터 버스들(251, 261, 271)을 통하여 메모리(211), 로직 회로(221) 및 비스트 회로(231)와 데이터를 교환한다. 제어 신호 발생기(243)는 외부로부터 입력되는 신호들(M1, M21)에 응답하여 제어 신호들(PM1, PM2)을 발생한다. 외부 신호들(M1, M2)은 메모리 로직 복합 반도체 장치(201)가 정상 모드로 동작하는지 아니면 테스트 모드로 동작하는지를 제어 신호 발생기(243)에 알려준다. 예컨대, 외부 신호(M1)가 논리 하이(logic high)로써 인에이블(enable)되면 메모리 로직 복합 반도체 장치(201)가 정상 모드로 동작하는 것을 나타내고, 외부 신호(M2)가 논리 하이로써 인에이블되면 메모리 로직 복합 반도체 장치(201)가 테스트 모드로 동작하는 것을 나타낸다. 메모리 로직 복합 반도체 장치(201)가 정상 모드로 동작할 경우 즉, 데이터의 기입 및 독출 동작시, 로직 회로(221)로부터 메모리(211)로 데이터가 기입되거나 또는 메모리(211)로부터 데이터가 독출되어 로직 회로(221)로 전송된다. 메모리 로직 복합 반도체 장치(201)가 테스트 모드로 동작할 경우에는 비스트 회로(231)에 의해 메모리(211)에 데이터가 기입되고 기입된 데이터는 비스트 회로(231)에 의해 다시 독출되어 그 결과를 비교함으로써 메모리(211)가 정상적으로 동작하는지 아닌지를 판단하게 된다.
기입 동작시, 외부 신호(M1)가 인에이블된다. 그러면, 제어 신호 발생기(243)는 제어신호(PM1)를 인에이블시킨다. 제어 신호(PM1)가 인에이블되면 독출 및 기입 제어 드라이버(245)는 제2 데이터 버스(261)를 제1 데이터 버스(251)에 연결시킨다. 따라서, 독출 및 기입 제어 드라이버(245)는 로직 회로(221)로부터 제2 데이터 버스(261)를 통해 입력되는 데이터를 변환하여 제1 데이터 버스(251)를 통해서 메모리(211)로 전송한다. 즉, 독출 및 기입 제어 드라이버(245)는 로직 회로(221)로부터 입력되는 4비트의 데이터를 32비트의 데이터로 변환하고, 상기 변환된 32비트의 데이터를 제1 데이터 버스(251)를 통하여 메모리(211)로 전송한다.
독출 동작시 외부 신호(M1)가 인에이블된다. 그러면, 제어 신호 발생기(243)는 제어신호(PM1)를 인에이블시킨다. 제어 신호(PM1)가 인에이블되면 독출 및 기입 제어 드라이버(245)는 제1 데이터 버스(251)를 제2 데이터 버스(261)에 연결시킨다. 그에 따라, 독출 및 기입 제어 드라이버(245)는 메모리(211)로부터 제1 데이터 버스(251)를 통해 입력되는 데이터를 변환하여 제2 데이터 버스(261)를 통해서 로직 회로(221)로 전송한다. 즉, 독출 및 기입 제어 드라이버(245)는 메모리(211)로부터 입력되는 32비트의 데이터를 직렬로 변환하여 한번에 4비트씩의 데이터를 제2 데이터 버스(261)를 통하여 로직 회로(221)로 전송한다.
독출 및 기입 제어 드라이버(245)는 제1 및 제3 데이터 버스들(251, 271)을 통하여 메모리(211)와 비스트 회로(231)에 연결된다. 테스트 모드시 외부 신호(M2)가 인에이블된다. 그러면, 제어 신호 발생기(243)는 제어 신호(PM2)를 인에이블시킨다. 제어 신호(PM2)가 인에이블되면, 독출 및 기입 제어 드라이버(245)는 제1 및 제3 데이터 버스들(251, 271)을 서로 연결시켜준다. 즉, 제1 및 제3 데이터 버스들(251, 271)을 구성하는 데이터 라인들은 1:1로 연결된다. 따라서 비스트 회로(231)로부터 병렬로 출력되는 32비트의 데이터는 제1 및 제3 데이터 버스들(251, 271)을 통하여 메모리(211)에 기입된다. 그리고, 메모리(211)로부터 32비트의 데이터가 병렬로 출력되어 제1 및 제3 데이터 버스들(251, 271)을 통하여 비스트 회로(231)에 전달된다. 비스트 회로(231)는 상기 데이터를 비교 분석하여 메모리(211)가 정상적으로 동작하는지 아닌지를 판단한다.
이와 같이, 비스트 회로(231)와 메모리(211)를 연결하는 제1 및 제3 데이터 버스들(251, 271)이 모두 32개의 데이터 라인들로 구성됨으로써 비스트 회로(231)에 의한 메모리(211)의 테스트 시간이 단축된다. 즉, 비스트 회로(231)에 의해 도 2에 도시된 메모리(211)를 테스트하는 시간은 도 1a에 도시된 메모리(211)를 테스트하는 시간에 비해 8배 빠르다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치(201)에서는 제어부(241)와 로직 회로(221)를 연결하는 데이터 버스(361)를 구성하는 데이터 라인은 8개인 반면 제어부(241)와 메모리(211) 및 제어부(241)와 비스트 회로(231)를 연결하는 데이터 버스들(351, 371)을 구성하는 데이터 라인의 수는 모두 32이다. 이와 같이, 메모리(211)와 비스트 회로(231) 사이의 데이터 버스들(351, 371)을 각각 32개의 데이터 라인들로 구성함으로써, 비스트 회로(231)에 의해 도 3에 도시된 메모리(211)를 테스트하는 시간은 도 1b에 도시된 메모리(211)를 테스트하는 시간에 비해 4배 빠르다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치(201)에서는 제어부(241)와 로직 회로(221)를 연결하는 데이터 버스(461)를 구성하는 데이터 라인은 16개인 반면 제어부(241)와 메모리(211) 및 제어부(241)와 비스트 회로(231)를 연결하는 데이터 버스들(451, 471)을 구성하는 데이터 라인의 수는 모두 32이다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 메모리 로직 복합 반도체 장치(201)에서는 제어부(241)와 로직 회로(221)를 연결하는 데이터 버스(561)를 구성하는 데이터 라인과 제어부(241)와 메모리(211) 및 제어부(241)와 비스트 회로(231)를 연결하는 데이터 버스들(551, 571)을 구성하는 데이터 라인의 수는 모두 32이다.
이와 같이, 도 2 내지 도 5에 도시된 메모리 로직 복합 반도체 장치(201)는 제어부들(241)과 로직 회로들(221)을 연결하는 데이터 버스들(261, 361, 461, 561)의 크기는 각각 다르지만, 제어부들(241)과 메모리들(211) 및 제어부들(241)과 비스트 회로들(231)을 연결하는 데이터 버스들(251, 351, 451, 551, 271, 371, 471, 571)은 모두 32개의 데이터 라인들로 구성된다. 이 때, 도 2 내지 도 5에 도시된 메모리들(211)의 용량은 모두 동일한 메모리 용량 예컨대, 4메가비트이다. 따라서, 메모리들(211)과 비스트 회로들(231)의 개발 비용이 감소되고, 비스트 회로들(231)에 의한 메모리들(211)의 테스트 시간도 단축된다.
도 2 내지 도 5에서 제어부들(241)과 메모리들(211) 및 제어부들(241)과 비스트 회로들(231)을 연결하는 데이터 버스들의 최대 크기를 32비트라고 정의하였지만 실제로는 데이터 버스들의 크기는 그 이상이 될 수도 있다. 실질적으로 메모리 용량의 크기가 증가하면 데이터 버스의 최대 크기는 증가하고, 메모리 용량의 크기가 감소하면 데이터 버스의 최대 크기는 감소한다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 동일한 메모리 용량을 갖는 메모리(211)에 대해서는 메모리(211)와 비스트 회로(231)에 연결되는 데이터 버스들(251, 351, 451, 551, 271, 371, 471, 571)의 크기를 각각 최대로 구성함으로써 메모리 로직 복합 반도체 장치(201)의 개발 비용이 감소되고, 비스트 회로(231)에 의한 메모리(211)의 테스트 시간이 단축된다.

Claims (3)

  1. 데이터가 병렬로 입출력될 수 있는 최대 크기의 제1 데이터 버스를 갖는 메모리;
    상기 제1 데이터 버스와 연결되는 제어부;
    상기 제1 데이터 버스 이하의 크기를 갖는 제2 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리에 데이터를 기입하고 상기 기입된 데이터를 독출하는 로직 회로; 및
    상기 제1 데이터 버스와 동일한 크기의 제3 데이터 버스를 통하여 상기 제어부와 연결되며 상기 메모리의 기능을 테스트하는 비스트 회로를 구비하고,
    상기 제어부는 정상 모드시에는 상기 제2 데이터 버스를 상기 제1 데이터 버스에 연결시키고 테스트 모드시에는 상기 제3 데이터 버스를 상기 제1 데이터 버스에 연결시키는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  2. 제1항에 있어서, 상기 제어부는
    외부로부터 입력되는 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생기; 및
    상기 제어 신호 발생기에 연결되며 상기 제어 신호에 응답하여 상기 정상 모드시에는 상기 제2 데이터 버스를 상기 제1 데이터 버스에 연결시키고 상기 테스트 모드시에는 상기 제3 데이터 버스를 상기 제1 데이터 버스에 연결시키는 독출 및 기입 제어 드라이버를 구비하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
  3. 제1항에 있어서, 상기 제2 데이터 버스의 크기가 상기 제1 데이터 버스의 크기보다 작을 경우, 상기 제어부는 상기 정상 동작시 상기 제2 데이터 버스를 통하여 입력되는 데이터를 병렬로 변환하여 상기 제1 데이터 버스를 통하여 전송하고 상기 제1 데이터 버스를 통하여 입력되는 데이터를 직렬로 변환하여 상기 제2 데이터 버스를 통하여 전송하는 것을 특징으로 하는 메모리 로직 복합 반도체 장치.
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