JP3745209B2 - メモリロジック複合半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、メモリ及びロジック回路が一つの半導体装置に具現されたメモリロジック複合半導体装置に関する。
【０００２】
【従来の技術】
図１（Ａ）及び図１（Ｂ）を参照すれば、従来のメモリロジック複合半導体装置１０１は、メモリ１１１と、ロジック回路１２１及びＢＩＳＴ回路１３１を具備する。メモリ１１１は多数個のメモリセル（図示せず）を具備しており、前記多数個のメモリセルが正常に動作するかどうかをテストするためにＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１３１が使われる。ロジック回路１２１は、ある機能を行なうためにメモリ１１１にデータを貯蔵したり、あるいはメモリ１１１に貯蔵されたデータを読出す。メモリ１１１とロジック回路１２１及びメモリ１１１とＢＩＳＴ回路１３１は、データバス１４１、１４３を通じて互いに電気的に接続される。図１（Ａ）及び図１（Ｂ）に示したメモリ１１１は互いに同一のメモリ容量、例えば、４メガビットのメモリ容量を有する。
【０００３】
図１（Ａ）を参照すれば、データバス１４１、１４３はそれぞれ４ビットのサイズを有する。すなわち、ロジック回路１２１またはＢＩＳＴ回路１３１からメモリ１１１に並列に入力されるデータは４ビットであり、これとは反対に、メモリ１１１からロジック回路１２１またはＢＩＳＴ回路１３１に並列に出力されるデータは４ビットである。
【０００４】
図１（Ｂ）を参照すれば、データバス１５１、１５３はそれぞれ８ビットのサイズを有する。すなわち、ロジック回路１２１またはＢＩＳＴ回路１３１からメモリ１１１に並列に入力されるデータは８ビットであり、これとは反対に、メモリ１１１からロジック回路１２１またはＢＩＳＴ回路１３１に並列に出力されるデータは８ビットである。このように、データバス１４１、１４３、１５１、１５３のサイズは互いに異なるように構成されるが、これは使用者の要求によるものである。
【０００５】
【発明が解決しようとする課題】
前述したように、従来のメモリロジック複合半導体装置１０１では、メモリ１１１の容量が同一であるにも拘わらず、メモリ１１１とロジック回路１２１及メモリ１１１とＢＩＳＴ回路１３１を接続するデータバス１４１、１４３、１５１、１５３のサイズは使用者の要求に応じて異なるように構成される。これにより、メモリロジック複合半導体装置１０１の開発に多くの費用が要され、しかもデータバス１４１、１４３、１５１、１５３が小さい場合には、ＢＩＳＴ回路１３１によるメモリ１１１のテスト時間は延びる。特に、データバス１４１、１４３、１５１、１５３が小さければ小さいほど、ＢＩＳＴ回路１３１によるメモリ１１１のテスト時間は次第に長くなるのである。
【０００６】
本発明は上記事情に鑑みて成されたものであり、その目的は、メモリとロジック回路を接続するデータバスのサイズを問わずに同一のメモリ容量を有する場合には単一のＢＩＳＴ回路を有するメモリロジック複合半導体装置を提供するところにある。
【０００７】
【課題を解決するための手段】
本発明は、並列データを伝送するための所定のバス幅を有する第１データバスを有するメモリと、前記第１データバスと接続される制御部と、前記第１データバスよりも小さいバス幅を有する第２データバスによって前記制御部と接続され、前記メモリにデータを書込み、かつ、前記メモリに書き込まれたデータを読出すロジック回路と、前記メモリをテストすると共に、第３データバスによって前記制御部に接続されるＢＩＳＴ回路とを具備し、前記制御部は、正常モード時には前記ロジック回路を前記メモリに接続させ、テストモード時には前記ＢＩＳＴ回路を前記メモリに接続させるメモリロジック複合半導体装置を提供する。
【０００８】
好ましくは、前記第３データバスの幅は、前記第１データバスのそれと同一である。
また、好ましくは、前記制御部は、外部入力信号に応答して読出し／書込み制御信号及びテスト制御信号を発生する制御信号発生器と、この制御信号発生器に接続され、前記読出し／書込み制御信号に応答して前記ロジック回路を前記メモリに接続させ、前記テスト制御信号に応答して前記ＢＩＳＴ回路を前記メモリに接続させる読出し／書込み制御ドライバとを具備する。
また、好ましくは、前記読出し／書込みモード時に前記制御部は、前記第２データバスを通じて受信した直列データを並列データに変換して前記メモリに送り、前記第１データバスを通じて受信した並列データを直列データに変換して前記ロジック回路に送る。
【０００９】
さらに、本発明は、並列データを伝送するための所定のバス幅を有する第１データバスを有するメモリと、前記第１データバスと接続される制御部と、前記第１データバスの幅と同一のバス幅を有する第２データバスによって前記制御部と接続され、前記メモリにデータを書込み、かつ、前記メモリに書き込まれたデータを読出すロジック回路と、前記メモリをテストすると共に、第３データバスによって前記制御部に接続されるＢＩＳＴ回路とを具備し、前記制御部は、読出し／書込みモード時には前記ロジック回路を前記メモリに接続させ、テストモード時には前記ＢＩＳＴ回路を前記メモリに接続させるメモリロジック複合半導体装置を提供する。
【００１０】
好ましくは、前記制御部は、外部入力信号に応答して読出し／書込み制御信号及びテスト制御信号を発生する制御信号発生器と、この制御信号発生器に接続され、前記読出し／書込み制御信号に応答して前記ロジック回路を前記メモリに接続させ、前記テスト制御信号に応答して前記ＢＩＳＴ回路を前記メモリに接続させる読出し／書込み制御ドライバとを具備する。
また、好ましくは、前記第３データバスの幅は、前記第１データバスのそれと同一である。
【００１１】
以上の本発明によれば、メモリロジック複合半導体装置に具備されるメモリのテスト時間が短縮される。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。図中、同一の要素には同一の参照番号を使用した。
図２を参照すれば、本発明の第１実施形態によるメモリロジック複合半導体装置２０１は、メモリ２１１と、ロジック回路２２１、ＢＩＳＴ回路２３１及び制御部２４１を具備する。メモリ２１１は多数個のメモリセル（図示せず）を具備しており、前記多数個のメモリセルが正常に動作するかどうかをテストするためにＢＩＳＴ回路２３１が使われる。ロジック回路２２１は、ある機能を行なうためにメモリ２１１にデータを貯蔵したり、あるいはメモリ２１１に貯蔵されたデータを読出す。制御部２４１とメモリ２１１、制御部２４１とロジック回路２２１及び制御部２４１とＢＩＳＴ回路２３１はそれぞれ第１ないし第３データバス２５１、２６１、２７１を通じて互いに電気的に接続される。
【００１３】
制御部２４１とロジック回路２２１を接続させる第２データバス２６１は、４本のデータラインで構成される。すなわち、第２データバス２６１を通じて並列に送られるデータは４ビットである。これに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させる第１及び第３データバス２５１及び２７１はそれぞれ３２本のデータラインで構成される。すなわち、第１及び第３データバス２５１及び２７１を通じて並列に送られるデータは３２ビットである。
【００１４】
制御部２４１は、読出し／書込み制御ドライバ２４５及び制御信号発生器２４３を具備する。読出し／書込み制御ドライバ２４５は、第１ないし第３データバス２５１、２６１、２７１を通じてメモリ２１１、ロジック回路２２１及びＢＩＳＴ回路２３１とデータをやり取りする。制御信号発生器２４３は、外部から入力される信号Ｍ１、Ｍ２に応答して制御信号ＰＭ１、ＰＭ２を発生する。外部入力信号Ｍ１、Ｍ２は、メモリロジック複合半導体装置２０１が読出し／書込みモードで動作するか、それともテストモードで動作するかを制御信号発生器２４３に知らせる。すなわち、外部信号Ｍ１が論理“ハイ”にイネーブルされればメモリロジック複合半導体装置２０１が読出し／書込みモードで動作することを表わし、外部信号Ｍ２が論理“ハイ”にイネーブルされればメモリロジック複合半導体装置２０１がテストモードで動作することを表わす。メモリロジック複合半導体装置２０１が読出し／書込みモードで動作する場合、すなわち、データの書込み／読出し動作時に、ロジック回路２２１からメモリ２１１にデータが書き込まれるか、あるいはメモリ２１１からデータが読み出されてロジック回路２２１に送られる。メモリロジック複合半導体装置２０１がテストモードで動作する場合にはＢＩＳＴ回路２３１によってメモリ２１１にデータが書き込まれ、この書き込まれたデータはＢＩＳＴ回路２３１によって再び読出されてその結果が比較されることにより、メモリ２１１が正常に動作するかどうかが判断されることになる。
【００１５】
書込み動作時に、外部入力信号Ｍ１がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ１をイネーブルさせる。制御信号ＰＭ１がイネーブルされれば、読出し／書込み制御ドライバ２４５は第２データバス２６１を第１データバス２５１に接続させる。したがって、読出し／書込み制御ドライバ２４５はロジック回路２２１から第２データバス２６１を通じて入力されるデータを変換して第１データバス２５１を通じてメモリ２１１に送る。すなわち、読出し／書込み制御ドライバ２４５はロジック回路２２１から入力される４ビットのデータを３２ビットのデータに変換させ、この変換された３２ビットのデータを第１データバス２５１を通じてメモリ２１１に送る。
【００１６】
読出し動作時に、外部信号Ｍ１がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ１をイネーブルさせる。制御信号ＰＭ１がイネーブルされれば、読出し／書込み制御ドライバ２４５は第１データバス２５１を第２データバス２６１に接続させる。これにより、読出し／書込み制御ドライバ２４５はメモリ２１１から第１データバス２５１を通じて入力されるデータを変換して第２データバス２６１を通じてロジック回路２２１に送る。すなわち、読出し／書込み制御ドライバ２４５はメモリ２１１から入力される３２ビットのデータを直列に変換して一回につき４ビットずつのデータを第２データバス２６１を通じてロジック回路２２１に送る。
【００１７】
読出し／書込み制御ドライバ２４５は、第１及び第３データバス２５１、２７１を通じてメモリ２１１をＢＩＳＴ回路２３１に接続させる。テストモード時に、外部信号Ｍ２がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ２をイネーブルさせる。制御信号ＰＭ２がイネーブルされれば、読出し／書込み制御ドライバ２４５は第１及び第３データバス２５１及び２７１を互いに接続させる。すなわち、第１及び第３データバス２５１及び２７１を構成するデータラインは一対一に接続されるのである。したがって、ＢＩＳＴ回路２３１から並列に出力される３２ビットのデータは第１及び第３データバス２５１及び２７１を通じてメモリ２１１に送られる。そして、メモリ２１１から３２ビットのデータが並列に出力されて第１及び第３データバス２５１及び２７１を通じてＢＩＳＴ回路２３１に送られる。ＢＩＳＴ回路２３１は、前記データを比較分析してメモリ２１１が正常に動作するかどうかを判断する。
【００１８】
このように、ＢＩＳＴ回路２３１とメモリ２１１を接続させる第１及び第３データバス２５１及び２７１が両方とも３２本のデータラインで構成される結果、ＢＩＳＴ回路２３１によるメモリ２１１のテスト時間が短縮される。すなわち、ＢＩＳＴ回路２３１によって図２のメモリ２１１をテストする時間は、図１（Ａ）のメモリ２１１をテストする時間に比べて８倍に速い。
【００１９】
図３を参照すれば、本発明の第２実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス３６１を構成するデータラインは８本であるのに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス３５１、３７１を構成するデータラインはいずれも３２本である。このように、メモリ２１１とＢＩＳＴ回路２３１との間のデータバス３５１、３７１をそれぞれ３２本のデータラインで構成することにより、ＢＩＳＴ回路２３１によって図３のメモリ２１１をテストする時間は、図１（Ｂ）のメモリ２１１をテストする時間に比べて４倍に速い。
【００２０】
図４を参照すれば、本発明の第３実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス４６１を構成するデータラインは１６本であるのに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス４５１、４７１を構成するデータラインはいずれも３２本である。
【００２１】
図５を参照すれば、本発明の第４実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス５６１を構成するデータラインと、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス５５１、５７１を構成するデータラインはいずれも３２本である。
【００２２】
このように、図２ないし図５に示したメモリロジック複合半導体装置２０１では、制御部２４１とロジック回路２２１を接続させるデータバス２６１、３６１、４６１、５６１のサイズは互いに異なるが、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス２５１、３５１、４５１、５５１、２７１、３７１、４７１、５７１はいずれも３２本のデータラインで構成される。このとき、図２ないし図５に示したメモリ２１１はいずれも同一のメモリ容量、例えば、４メガビットを有する。したがって、メモリ２１１及びＢＩＳＴ回路２３１の開発に要される費用が節減され、しかもＢＩＳＴ回路２３１によるメモリ２１１のテスト時間が短縮される。
【００２３】
図２ないし図５では、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバスの最大サイズを３２ビットに限定しているが、実際にはそれ以上にもなり得る。実質的にメモリ容量が増大すればデータバスの最大サイズは増大し、メモリ容量が減少すればデータバスの最大サイズも減少する。
【００２４】
以上で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。よって、本技術分野における通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能なのは理解できる筈である。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００２５】
【発明の効果】
以上述べたように、本発明によって設計された同一のメモリ容量を有するメモリによれば、メモリ及びＢＩＳＴ回路に接続されるデータバスのサイズをそれぞれ最大に構成することによって、メモリロジック複合半導体装置の開発に要される費用が節減され、しかもＢＩＳＴ回路によるメモリのテスト時間が短縮される。
【図面の簡単な説明】
【図１】従来のメモリロジック複合半導体装置のブロック図である。
【図２】本発明の第１実施形態によるメモリロジック複合半導体装置のブロック図である。
【図３】本発明の第２実施形態によるメモリロジック複合半導体装置のブロック図である。
【図４】本発明の第３実施形態によるメモリロジック複合半導体装置のブロック図である。
【図５】本発明の第４実施形態によるメモリロジック複合半導体装置のブロック図である。
【符号の説明】
２０１ メモリロジック複号半導体装置
２４１ 制御部
２５１、２６１、２７１ 第１ないし第３データバス
Ｍ１、Ｍ２ 外部入力信号
ＰＭ１、ＰＭ２ 制御信号
【発明の属する技術分野】
本発明は半導体装置に係り、特に、メモリ及びロジック回路が一つの半導体装置に具現されたメモリロジック複合半導体装置に関する。
【０００２】
【従来の技術】
図１（Ａ）及び図１（Ｂ）を参照すれば、従来のメモリロジック複合半導体装置１０１は、メモリ１１１と、ロジック回路１２１及びＢＩＳＴ回路１３１を具備する。メモリ１１１は多数個のメモリセル（図示せず）を具備しており、前記多数個のメモリセルが正常に動作するかどうかをテストするためにＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１３１が使われる。ロジック回路１２１は、ある機能を行なうためにメモリ１１１にデータを貯蔵したり、あるいはメモリ１１１に貯蔵されたデータを読出す。メモリ１１１とロジック回路１２１及びメモリ１１１とＢＩＳＴ回路１３１は、データバス１４１、１４３を通じて互いに電気的に接続される。図１（Ａ）及び図１（Ｂ）に示したメモリ１１１は互いに同一のメモリ容量、例えば、４メガビットのメモリ容量を有する。
【０００３】
図１（Ａ）を参照すれば、データバス１４１、１４３はそれぞれ４ビットのサイズを有する。すなわち、ロジック回路１２１またはＢＩＳＴ回路１３１からメモリ１１１に並列に入力されるデータは４ビットであり、これとは反対に、メモリ１１１からロジック回路１２１またはＢＩＳＴ回路１３１に並列に出力されるデータは４ビットである。
【０００４】
図１（Ｂ）を参照すれば、データバス１５１、１５３はそれぞれ８ビットのサイズを有する。すなわち、ロジック回路１２１またはＢＩＳＴ回路１３１からメモリ１１１に並列に入力されるデータは８ビットであり、これとは反対に、メモリ１１１からロジック回路１２１またはＢＩＳＴ回路１３１に並列に出力されるデータは８ビットである。このように、データバス１４１、１４３、１５１、１５３のサイズは互いに異なるように構成されるが、これは使用者の要求によるものである。
【０００５】
【発明が解決しようとする課題】
前述したように、従来のメモリロジック複合半導体装置１０１では、メモリ１１１の容量が同一であるにも拘わらず、メモリ１１１とロジック回路１２１及メモリ１１１とＢＩＳＴ回路１３１を接続するデータバス１４１、１４３、１５１、１５３のサイズは使用者の要求に応じて異なるように構成される。これにより、メモリロジック複合半導体装置１０１の開発に多くの費用が要され、しかもデータバス１４１、１４３、１５１、１５３が小さい場合には、ＢＩＳＴ回路１３１によるメモリ１１１のテスト時間は延びる。特に、データバス１４１、１４３、１５１、１５３が小さければ小さいほど、ＢＩＳＴ回路１３１によるメモリ１１１のテスト時間は次第に長くなるのである。
【０００６】
本発明は上記事情に鑑みて成されたものであり、その目的は、メモリとロジック回路を接続するデータバスのサイズを問わずに同一のメモリ容量を有する場合には単一のＢＩＳＴ回路を有するメモリロジック複合半導体装置を提供するところにある。
【０００７】
【課題を解決するための手段】
本発明は、並列データを伝送するための所定のバス幅を有する第１データバスを有するメモリと、前記第１データバスと接続される制御部と、前記第１データバスよりも小さいバス幅を有する第２データバスによって前記制御部と接続され、前記メモリにデータを書込み、かつ、前記メモリに書き込まれたデータを読出すロジック回路と、前記メモリをテストすると共に、第３データバスによって前記制御部に接続されるＢＩＳＴ回路とを具備し、前記制御部は、正常モード時には前記ロジック回路を前記メモリに接続させ、テストモード時には前記ＢＩＳＴ回路を前記メモリに接続させるメモリロジック複合半導体装置を提供する。
【０００８】
好ましくは、前記第３データバスの幅は、前記第１データバスのそれと同一である。
また、好ましくは、前記制御部は、外部入力信号に応答して読出し／書込み制御信号及びテスト制御信号を発生する制御信号発生器と、この制御信号発生器に接続され、前記読出し／書込み制御信号に応答して前記ロジック回路を前記メモリに接続させ、前記テスト制御信号に応答して前記ＢＩＳＴ回路を前記メモリに接続させる読出し／書込み制御ドライバとを具備する。
また、好ましくは、前記読出し／書込みモード時に前記制御部は、前記第２データバスを通じて受信した直列データを並列データに変換して前記メモリに送り、前記第１データバスを通じて受信した並列データを直列データに変換して前記ロジック回路に送る。
【０００９】
さらに、本発明は、並列データを伝送するための所定のバス幅を有する第１データバスを有するメモリと、前記第１データバスと接続される制御部と、前記第１データバスの幅と同一のバス幅を有する第２データバスによって前記制御部と接続され、前記メモリにデータを書込み、かつ、前記メモリに書き込まれたデータを読出すロジック回路と、前記メモリをテストすると共に、第３データバスによって前記制御部に接続されるＢＩＳＴ回路とを具備し、前記制御部は、読出し／書込みモード時には前記ロジック回路を前記メモリに接続させ、テストモード時には前記ＢＩＳＴ回路を前記メモリに接続させるメモリロジック複合半導体装置を提供する。
【００１０】
好ましくは、前記制御部は、外部入力信号に応答して読出し／書込み制御信号及びテスト制御信号を発生する制御信号発生器と、この制御信号発生器に接続され、前記読出し／書込み制御信号に応答して前記ロジック回路を前記メモリに接続させ、前記テスト制御信号に応答して前記ＢＩＳＴ回路を前記メモリに接続させる読出し／書込み制御ドライバとを具備する。
また、好ましくは、前記第３データバスの幅は、前記第１データバスのそれと同一である。
【００１１】
以上の本発明によれば、メモリロジック複合半導体装置に具備されるメモリのテスト時間が短縮される。
【００１２】
【発明の実施の形態】
以下、添付した図面に基づき本発明の好ましい実施形態を説明することによって、本発明を詳細に説明する。図中、同一の要素には同一の参照番号を使用した。
図２を参照すれば、本発明の第１実施形態によるメモリロジック複合半導体装置２０１は、メモリ２１１と、ロジック回路２２１、ＢＩＳＴ回路２３１及び制御部２４１を具備する。メモリ２１１は多数個のメモリセル（図示せず）を具備しており、前記多数個のメモリセルが正常に動作するかどうかをテストするためにＢＩＳＴ回路２３１が使われる。ロジック回路２２１は、ある機能を行なうためにメモリ２１１にデータを貯蔵したり、あるいはメモリ２１１に貯蔵されたデータを読出す。制御部２４１とメモリ２１１、制御部２４１とロジック回路２２１及び制御部２４１とＢＩＳＴ回路２３１はそれぞれ第１ないし第３データバス２５１、２６１、２７１を通じて互いに電気的に接続される。
【００１３】
制御部２４１とロジック回路２２１を接続させる第２データバス２６１は、４本のデータラインで構成される。すなわち、第２データバス２６１を通じて並列に送られるデータは４ビットである。これに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させる第１及び第３データバス２５１及び２７１はそれぞれ３２本のデータラインで構成される。すなわち、第１及び第３データバス２５１及び２７１を通じて並列に送られるデータは３２ビットである。
【００１４】
制御部２４１は、読出し／書込み制御ドライバ２４５及び制御信号発生器２４３を具備する。読出し／書込み制御ドライバ２４５は、第１ないし第３データバス２５１、２６１、２７１を通じてメモリ２１１、ロジック回路２２１及びＢＩＳＴ回路２３１とデータをやり取りする。制御信号発生器２４３は、外部から入力される信号Ｍ１、Ｍ２に応答して制御信号ＰＭ１、ＰＭ２を発生する。外部入力信号Ｍ１、Ｍ２は、メモリロジック複合半導体装置２０１が読出し／書込みモードで動作するか、それともテストモードで動作するかを制御信号発生器２４３に知らせる。すなわち、外部信号Ｍ１が論理“ハイ”にイネーブルされればメモリロジック複合半導体装置２０１が読出し／書込みモードで動作することを表わし、外部信号Ｍ２が論理“ハイ”にイネーブルされればメモリロジック複合半導体装置２０１がテストモードで動作することを表わす。メモリロジック複合半導体装置２０１が読出し／書込みモードで動作する場合、すなわち、データの書込み／読出し動作時に、ロジック回路２２１からメモリ２１１にデータが書き込まれるか、あるいはメモリ２１１からデータが読み出されてロジック回路２２１に送られる。メモリロジック複合半導体装置２０１がテストモードで動作する場合にはＢＩＳＴ回路２３１によってメモリ２１１にデータが書き込まれ、この書き込まれたデータはＢＩＳＴ回路２３１によって再び読出されてその結果が比較されることにより、メモリ２１１が正常に動作するかどうかが判断されることになる。
【００１５】
書込み動作時に、外部入力信号Ｍ１がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ１をイネーブルさせる。制御信号ＰＭ１がイネーブルされれば、読出し／書込み制御ドライバ２４５は第２データバス２６１を第１データバス２５１に接続させる。したがって、読出し／書込み制御ドライバ２４５はロジック回路２２１から第２データバス２６１を通じて入力されるデータを変換して第１データバス２５１を通じてメモリ２１１に送る。すなわち、読出し／書込み制御ドライバ２４５はロジック回路２２１から入力される４ビットのデータを３２ビットのデータに変換させ、この変換された３２ビットのデータを第１データバス２５１を通じてメモリ２１１に送る。
【００１６】
読出し動作時に、外部信号Ｍ１がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ１をイネーブルさせる。制御信号ＰＭ１がイネーブルされれば、読出し／書込み制御ドライバ２４５は第１データバス２５１を第２データバス２６１に接続させる。これにより、読出し／書込み制御ドライバ２４５はメモリ２１１から第１データバス２５１を通じて入力されるデータを変換して第２データバス２６１を通じてロジック回路２２１に送る。すなわち、読出し／書込み制御ドライバ２４５はメモリ２１１から入力される３２ビットのデータを直列に変換して一回につき４ビットずつのデータを第２データバス２６１を通じてロジック回路２２１に送る。
【００１７】
読出し／書込み制御ドライバ２４５は、第１及び第３データバス２５１、２７１を通じてメモリ２１１をＢＩＳＴ回路２３１に接続させる。テストモード時に、外部信号Ｍ２がイネーブルされる。すると、制御信号発生器２４３は制御信号ＰＭ２をイネーブルさせる。制御信号ＰＭ２がイネーブルされれば、読出し／書込み制御ドライバ２４５は第１及び第３データバス２５１及び２７１を互いに接続させる。すなわち、第１及び第３データバス２５１及び２７１を構成するデータラインは一対一に接続されるのである。したがって、ＢＩＳＴ回路２３１から並列に出力される３２ビットのデータは第１及び第３データバス２５１及び２７１を通じてメモリ２１１に送られる。そして、メモリ２１１から３２ビットのデータが並列に出力されて第１及び第３データバス２５１及び２７１を通じてＢＩＳＴ回路２３１に送られる。ＢＩＳＴ回路２３１は、前記データを比較分析してメモリ２１１が正常に動作するかどうかを判断する。
【００１８】
このように、ＢＩＳＴ回路２３１とメモリ２１１を接続させる第１及び第３データバス２５１及び２７１が両方とも３２本のデータラインで構成される結果、ＢＩＳＴ回路２３１によるメモリ２１１のテスト時間が短縮される。すなわち、ＢＩＳＴ回路２３１によって図２のメモリ２１１をテストする時間は、図１（Ａ）のメモリ２１１をテストする時間に比べて８倍に速い。
【００１９】
図３を参照すれば、本発明の第２実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス３６１を構成するデータラインは８本であるのに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス３５１、３７１を構成するデータラインはいずれも３２本である。このように、メモリ２１１とＢＩＳＴ回路２３１との間のデータバス３５１、３７１をそれぞれ３２本のデータラインで構成することにより、ＢＩＳＴ回路２３１によって図３のメモリ２１１をテストする時間は、図１（Ｂ）のメモリ２１１をテストする時間に比べて４倍に速い。
【００２０】
図４を参照すれば、本発明の第３実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス４６１を構成するデータラインは１６本であるのに対し、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス４５１、４７１を構成するデータラインはいずれも３２本である。
【００２１】
図５を参照すれば、本発明の第４実施形態によるメモリロジック複合半導体装置２０１では制御部２４１とロジック回路２２１を接続させるデータバス５６１を構成するデータラインと、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス５５１、５７１を構成するデータラインはいずれも３２本である。
【００２２】
このように、図２ないし図５に示したメモリロジック複合半導体装置２０１では、制御部２４１とロジック回路２２１を接続させるデータバス２６１、３６１、４６１、５６１のサイズは互いに異なるが、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバス２５１、３５１、４５１、５５１、２７１、３７１、４７１、５７１はいずれも３２本のデータラインで構成される。このとき、図２ないし図５に示したメモリ２１１はいずれも同一のメモリ容量、例えば、４メガビットを有する。したがって、メモリ２１１及びＢＩＳＴ回路２３１の開発に要される費用が節減され、しかもＢＩＳＴ回路２３１によるメモリ２１１のテスト時間が短縮される。
【００２３】
図２ないし図５では、制御部２４１とメモリ２１１及び制御部２４１とＢＩＳＴ回路２３１を接続させるデータバスの最大サイズを３２ビットに限定しているが、実際にはそれ以上にもなり得る。実質的にメモリ容量が増大すればデータバスの最大サイズは増大し、メモリ容量が減少すればデータバスの最大サイズも減少する。
【００２４】
以上で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的から使われたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。よって、本技術分野における通常の知識を有した者なら、これより各種の変形及び均等な他の実施形態が可能なのは理解できる筈である。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【００２５】
【発明の効果】
以上述べたように、本発明によって設計された同一のメモリ容量を有するメモリによれば、メモリ及びＢＩＳＴ回路に接続されるデータバスのサイズをそれぞれ最大に構成することによって、メモリロジック複合半導体装置の開発に要される費用が節減され、しかもＢＩＳＴ回路によるメモリのテスト時間が短縮される。
【図面の簡単な説明】
【図１】従来のメモリロジック複合半導体装置のブロック図である。
【図２】本発明の第１実施形態によるメモリロジック複合半導体装置のブロック図である。
【図３】本発明の第２実施形態によるメモリロジック複合半導体装置のブロック図である。
【図４】本発明の第３実施形態によるメモリロジック複合半導体装置のブロック図である。
【図５】本発明の第４実施形態によるメモリロジック複合半導体装置のブロック図である。
【符号の説明】
２０１ メモリロジック複号半導体装置
２４１ 制御部
２５１、２６１、２７１ 第１ないし第３データバス
Ｍ１、Ｍ２ 外部入力信号
ＰＭ１、ＰＭ２ 制御信号
Claims (2)
- 並列データを伝送するための所定のバス幅を有する第１データバスを有するメモリと、
前記第１データバスと接続される制御部と、
前記第１データバスよりも小さいバス幅を有する第２データバスによって前記制御部と接続され、前記メモリにデータを書込み、かつ、前記メモリに書き込まれたデータを読出すロジック回路と、
第３データバスによって前記制御部に接続され、前記メモリをテストするＢＩＳＴ回路とを具備し、
前記第３データバスのバス幅は、前記第１データバスのそれと同一であり、
前記制御部は、読出し／書込みモード時には前記ロジック回路を前記メモリに接続させ、テストモード時には前記ＢＩＳＴ回路を前記メモリに接続させ、しかも前記読出し／書込みモード時には、前記ロジック回路から前記第２データバスを通じて受信した直列データを前記第１データバスのバス幅に対応した並列データに変換して前記メモリに送り、前記メモリから前記第１データバスを通じて受信した並列データを前記第２データバスのバス幅に対応するデータに分割して直列データとして前記ロジック回路に送ることを特徴とするメモリロジック複合半導体装置。 - 前記制御部は、
外部入力信号に応答して読出し／書込み制御信号及びテスト制御信号を発生する制御信号発生器と、
この制御信号発生器に接続され、前記読出し／書込み制御信号に応答して前記ロジック回路を前記メモリに接続させ、前記テスト制御信号に応答して前記ＢＩＳＴ回路を前記メモリに接続させる読出し／書込み制御ドライバとを具備することを特徴とする請求項１に記載のメモリロジック複合半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038167A KR100331551B1 (ko) | 1999-09-08 | 1999-09-08 | 비스트 회로를 갖는 메모리 로직 복합 반도체장치 |
| KR1999P-38167 | 1999-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001118400A JP2001118400A (ja) | 2001-04-27 |
| JP3745209B2 true JP3745209B2 (ja) | 2006-02-15 |
Family
ID=19610611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000270729A Expired - Fee Related JP3745209B2 (ja) | 1999-09-08 | 2000-09-06 | メモリロジック複合半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6226211B1 (ja) |
| JP (1) | JP3745209B2 (ja) |
| KR (1) | KR100331551B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI268514B (en) * | 2005-09-09 | 2006-12-11 | Ali Corp | Operation oriented power saving device for embedded memory capable of saving power consumption by selectively activating the embedded memory |
| KR100870423B1 (ko) * | 2007-06-27 | 2008-11-26 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| KR100869748B1 (ko) * | 2007-08-23 | 2008-11-21 | 주식회사 동부하이텍 | 복합 반도체 소자와 그의 제조방법 |
| KR100921830B1 (ko) * | 2007-12-27 | 2009-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈 모니터링 회로 |
| KR100949264B1 (ko) * | 2008-06-10 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 모니터링 회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212799A (ja) * | 1990-01-31 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | テスト回路内蔵半導体メモリ |
| JPH1040700A (ja) * | 1996-03-19 | 1998-02-13 | Internatl Business Mach Corp <Ibm> | 組み込み型自己テスト機能付き半導体チップ |
| KR100265758B1 (ko) * | 1997-08-05 | 2000-09-15 | 윤종용 | 반도체장치의 병합된 데이터 입출력 회로 및 방법 |
| KR100474985B1 (ko) * | 1997-06-23 | 2005-07-01 | 삼성전자주식회사 | 메모리로직복합반도체장치 |
| KR100269299B1 (ko) * | 1997-07-14 | 2000-10-16 | 윤종용 | 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치 |
| KR19990069337A (ko) * | 1998-02-06 | 1999-09-06 | 윤종용 | 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법 |
-
1999
- 1999-09-08 KR KR1019990038167A patent/KR100331551B1/ko not_active IP Right Cessation
-
2000
- 2000-03-30 US US09/539,429 patent/US6226211B1/en not_active Expired - Lifetime
- 2000-09-06 JP JP2000270729A patent/JP3745209B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010026740A (ko) | 2001-04-06 |
| KR100331551B1 (ko) | 2002-04-06 |
| US6226211B1 (en) | 2001-05-01 |
| JP2001118400A (ja) | 2001-04-27 |
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