JP3822371B2 - 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 - Google Patents
同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、並列ビットテストが可能な同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法に関する。
【０００２】
【従来に技術】
近年、半導体メモリ装置の高集積化が進むにつれ、半導体メモリ装置の内部のメモリセルをテストするのに多くの時間が要求される。そこで、最近は、テスト時間を短縮するために、多数のメモリセルに同時にデータを書込み且つ読出してメモリセルをテストする並列ビットテスト方法が多用されている。
【０００３】
図１を参照すれば、従来の半導体メモリ装置は、メモリセルアレイ101と、入出力ラインIO1・/IO1乃至IOn・/IOnと、データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2i、及びカラムデコーダ103を具備する。尚、/XはXの反転信号を表わす。
【０００４】
前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは、前記メモリセルアレイ101のビットライン（図示せず）のうち該当ビットラインを前記それぞれの入出力ラインに連結する。
【０００５】
並列ビットテストモード時には、前記入出力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと連結され、前記入出力ライン及びデータ入出力ラインを介してメモリセルに同時にデータが書込まれたりメモリセルから同時にデータが読出される。例えば、前記入出力ライン及びデータ入出力ラインが32本の場合は、32ビットのデータが同時にメモリセルに書込まれたり同時にメモリセルから読出される。
【０００６】
図１に示す従来の半導体メモリ装置においては、並列ビットテストモード時に、前記カラム選択ラインCSL11乃至CSL1i、CSL2乃至CSL2iは前記カラムデコーダ103により順次に１本ずつ活性化される。図１でカラム選択ラインCSL1iaはCSL11乃至CSL1iから選択された１本、カラム選択ラインCSL2iaはCSL21乃至CSL2iから選択された１本である。すなわち、前記カラム選択ラインCSL11乃至CSL1iは順次に１本ずつ活性化されると、これに従い該当ビットラインが前記入出力ラインIO1・/IO1に順次に連結される。これにより、前記該当ビットラインに連結されているメモリセルのデータが前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して順次に読出されたり、あるいは書込みデータが前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して該当ビットラインに連結されているメモリセルに順次に書込まれる。この動作と同様にして、メモリセルのデータが前記入出力ラインIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介して順次に読出されたり、あるいは書込みデータが前記入出力ラインIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介してメモリセルに順次に書込まれる。
【０００７】
【発明が解決しようとする課題】
ところが、前記従来の半導体メモリ装置においては、メモリセルアレイの集積度が非常に高い場合には、並列ビットテスト方法を利用するとしても入出力ライン及びデータ入出力ラインの数を増やさないと、書込み及び読出し時間が必要とされ、テスト時間が長引いてしまう。例えば、正常動作のための入出力ライン及びデータ入出力ラインがそれぞれ32本の場合、前記並列ビットテスト方法を用い64ビット並列ビット書込み及び読出しテストを行おうとすれば、32本の入出力ライン及びデータ入出力ラインが追加され、さらには32個の入出力ライン感知増幅器が追加されなければならない。
【０００８】
従って、本発明が果たそうとする技術的課題は、別途の入出力ライン及びデータ入出力ラインの追加なしに、少なくとも２本のビットラインをアドレスバッファによって１本の同一の入出力ラインに連結することにより、並列ビットテストモードの書込みサイクル中に書込み時間を短縮することのできる半導体メモリ装置を提供することにある。
【０００９】
本発明が果たそうとする他の技術的課題は、少なくとも２本のビットラインをアドレスバッファによって１本の同一の入出力ラインに連結することにより、並列ビットテストモードの書込みサイクル中に書込み時間を短縮することのできる半導体メモリ装置のカラム選択ラインの制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る半導体メモリ装置は、メモリセルアレイと、外部とのデータ入出力を行うデータ入出力ラインと、該データ入出力ラインに連結する入出力ラインと、前記メモリセルに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインと、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する同時カラム選択ライン活性化回路とを備え、前記同時カラム選択ライン活性化回路は、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じるカラム選択ライン活性化制御回路と、前記制御信号に応答して、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力するアドレスバッファと、前記アドレスバッファの出力に応答して、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化するカラムデコーダとを備え、前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結されることを特徴とする。
【００１１】
ここで、前記カラム選択ライン活性化制御回路は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号を論理的に組み合わせ、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じる。
【００１２】
前記他の技術的課題を達成するための本発明に係る半導体メモリ装置のカラム選択ラインの制御方法は、メモリセルアレイ、外部とのデータ入出力を行うデータ入出力ライン、該データ入出力ラインに連結する入出力ライン、及び前記メモリセルアレイに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインを有する半導体メモリ装置のカラム選択ライン制御方法であって、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうち少なくとも２本を同時に活性化する段階を具備し、前記同時に活性化を行なう段階は、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じる段階と、前記制御信号がアクティブされる時、アドレスバッファで、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力する段階と、前記上位アドレスビットのうち少なくとも１ビットがドントケアとなるカラムアドレス信号が入力される時に、カラムデコーダで、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する段階とを具備し、前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインを１本の同一の入出力ラインに連結することを特徴とする。
【００１３】
ここで、前記制御信号は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号の論理的な組合せである。
【００１４】
【発明の実施の形態】
以下、本発明に係るカラム選択ラインの制御方法を実現する半導体メモリ装置の構成及びその動作につき、添付の図面に基づいて詳細に説明する。
【００１５】
図２を参照すれば、本実施の形態に係る半導体メモリ装置は、メモリセルアレイ201と、入出力ラインIO1・/IO1乃至IOn・/IOnと、データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2i、及び同時カラム選択ライン活性化回路203を具備する。
【００１６】
前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは、前記メモリセルアレイ201のビットライン（図示せず）のうち該当ビットラインを前記それぞれの入出力ラインに連結する。特に、前記同時カラム選択ライン活性化回路203は、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記カラム選択ラインのうち少なくとも２本以上（CSL11乃至CSL1iからCSL1ia及びCSL1ibの２本、またはCSL21乃至CSL2iからCSL2ia及びCSL2ibの２本）を同時に活性化する。
【００１７】
具体的に説明すると、前記並列ビットテストモードの読出し及び書込みサイクル中には、前記入出力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnに連結される。したがって、前記並列ビットテストモードの読出しサイクル中には、前記入出力ライン及びデータ入出力ラインを介して前記メモリセルアレイ201のメモリセルから同時にデータが読出される。例えば、前記入出力ラインIO1・/IO1乃至IOn・/IOn及びデータ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnがそれぞれ32本の場合には、32ビットのデータが同時にメモリセルから読出される。
【００１８】
このとき、前記並列ビットテストモードの読出しサイクル中には、前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは前記同時カラム選択ライン活性化回路203により順次に１本ずつ活性化される。例えば、カラム選択ラインCSL11乃至CSL1iは順次に１本ずつ活性化されて、これに従い該当ビットラインが前記入出力ラインIO1・/IO1に順次に連結される。したがって、前記該当ビットラインに連結されているメモリセルのデータが、前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して順次に読出される。この動作と同様にしてメモリセルのデータIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介して順次に読出される。
【００１９】
一方、前記並列ビットテストモードの書込みサイクル中には、前記同時カラム選択ライン活性化回路203により前記カラム選択ラインのうちCSL11乃至CSL1i、CSL21乃至CSL2iの少なくとも２本以上（CSL1ia及びCSL1ib、またはCSL2ia及びCSL2ib）が同時に活性化される。すなわち、図２に示すように、２本のカラム選択ラインCSL1iが同時に活性化される場合、これにより２本の該当ビットラインが前記入出力ラインIO1・/IO1に連結される。したがって、前記２本の該当ビットラインに連結されているメモリセルに前記データ入出力ラインDIO1・/DIO1及び前記入出力ラインIO1・/IO1を介して同一のデータが同時に書込まれる。この動作と同様にして、前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOn及び前記入出力ラインIO2・/IO2乃至IOn・/IOnを介してそれぞれ２本ずつのビットラインにデータが同時に書込まれる。
【００２０】
これにより、前記本実施の形態に係る半導体メモリ装置においては、並列ビットテストモードの書込みサイクル中に少なくとも２本以上のカラム選択ラインが同時に活性化することから、書込み時間が従来の技術に比べ２倍以上に短縮できる。
【００２１】
図３は、図２に示す同時カラム選択ライン活性化回路の一実施の形態例のブロック図である。
【００２２】
図３を参照すれば、前記同時カラム選択ライン活性化回路は、カラム選択ライン活性化制御回路301、アドレスバッファ303、及びカラムデコーダ305を含んでなる。
【００２３】
前記カラム選択ライン活性化制御回路301は、カラムアドレスストローブ信号/CAS、書込みイネーブル信号/WE、クロックCLK、及び前記並列ビットテストモードを表すテスト信号PBTを論理的に組み合わせ、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号PRTWRを生じる。前記アドレスバッファ303は、前記制御信号PBTWRに応答して、アドレスA1乃至Anの上位アドレスビットのうち少なくとも１ビット以上を無視する。前記カラムデコーダ305は、前記アドレスバッファの出力CA1／/CA1,…，CAn／/CAnに応答して、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iのうち少なくとも２本以上を同時に活性化する。
【００２４】
具体的に説明すれば、例えばn=9で、前記アドレスバッファ303が、上位アドレスビットA8が無視されるような構成となっている場合、前記アドレスバッファ303は、例えば、アドレス000000000とアドレス000000010を同一のアドレスとして認識し、同一の出力CA1／/CA1,…，CAn／/CAnを発生する。したがって、アドレス000000000が前記アドレスバッファ303に印加されると、前記カラムデコーダ305は前記アドレス000000000及びアドレス000000010に該当する２本のカラム選択ラインを同時に活性化する。
【００２５】
図４は、図３に示すカラム選択ライン活性化制御回路の一実施の形態例の回路図である。
【００２６】
図４を参照すれば、前記カラム選択ライン活性化制御回路は、前記カラムアドレスストローブ信号/CASを反転するインバータ401と、前記書込みイネーブル信号/WEを反転するインバータ403と、前記インバータ401、403の出力及び前記クロックCLKを入力とするNANDゲート405、及び前記NANDゲート405の出力及び前記並列ビットテストモードを表すテスト信号PBTを入力として前記制御信号PBTWRを生ずるNORゲート407を含んでなる。
【００２７】
前記制御信号PBTWRは、前記並列ビットテストモードの書込みサイクル中に、すなわち、前記カラムアドレスストローブ信号/CASが論理"ロー"で、前記書込みイネーブル信号/WEが論理"ロー"であり、かつ前記クロックCLKが論理"ハイ"で、前記テスト信号PBTが論理"ロー"の時に論理"ハイ"にアクティブされる。
【００２８】
図５は、図３に示すアドレスバッファの一実施の形態例のブロック図である。
【００２９】
図５を参照すれば、前記アドレスバッファは、外部より印加されるアドレスの各ビットA1乃至Anをバッファリングして各出力CA1／/CA1,…，CAn／/CAnを生ずるバッファ501乃至507を含んでなる。特に、上位アドレスビットに対するバッファ503乃至507のうち少なくともいずれか１つに、前記並列ビットテストモードの書込みサイクル中にアクティブされる前記制御信号PBTWRが印加される。図５には、所定の上位アドレスビットAiをバッファリングするバッファ505に前記制御信号PBTWRが印加される場合が示してある。
【００３０】
図６は、図５に示すバッファの一実施の形態例の回路図である。
【００３１】
図６を参照すれば、前記バッファは、前記制御信号PBTWRを反転するインバータ617と、クロックCLKが論理"ハイ"の時所定の上位アドレスビットAiを伝達する第1の伝送ゲート601と、前記インバータ617の出力に応答して、前記第1の伝送ゲート601を介して送られた前記上位アドレスビットAiをラッチする第1のラッチ603と、前記第1のラッチ603の出力をされ出力CAiを生ずる第1のドライバー605とを含む。
【００３２】
さらに前記バッファは、前記所定の上位アドレスビットAiを反転するインバータ613と、クロックCLKが論理"ハイ"の時前記インバータ613の出力を送る第2の伝送ゲート607と、前記インバータ617の出力に応答して、前記第2の伝送ゲート607を介して送られた前記インバータ613の出力をラッチする第2のラッチ609と、前記第2のラッチ609の出力をされ出力CAi/を生ずる第2のドライバー611とをさらに有する。
【００３３】
したがって、前記制御信号PBTWRが論理"ロー"にインアクティブされる時は、前記上位アドレスビットAiの反転ビットが前記出力CAiとして生じ、前記上位アドレスビットAiが前記出力/CAiとして生じる。すなわち、前記制御信号PBTWRが論理"ロー"にイナクティブされる時は前記バッファは正常の動作を遂行する。これにひきかえ、前記制御信号PBTWRが論理"ハイ"にアクティブされる時は、つまり、前記並列ビットテストモードの書込みサイクル中には、前記出力CAi及び出力/CAiは前記上位アドレスビットAiと無関係に全て論理"ハイ"となる。すなわち、前記上位アドレスビットAiは無視される。
【００３４】
以上、本発明を一実施の形態例にして限定的に説明してきたが、これに限らず本発明の思想の範囲内で、且つ当該分野における通常の知識を有した者にとって本願発明に関する種々たる変形が可能であることは明らかである。
【００３５】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置及びカラム選択ラインの制御方法においては、並列ビットテストモードの書込みサイクル中に、アドレスバッファで上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力し、カラムデコーダで少なくとも２本のカラム選択ラインが同時に活性化することにより、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結され、書込み時間が短縮できる。
【００３６】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の概略的なブロック図である。
【図２】本発明に係る半導体メモリ装置の概略的なブロック図である。
【図３】図２に示す同時カラム選択ライン活性化回路の好適な実施の形態例のブロック図である。
【図４】図３に示すカラム選択ライン活性化制御回路の一実施の形態例の回路図である。
【図５】図３に示すアドレスバッファの一実施の形態例のブロック図である。
【図６】図５に示すバッファの一実施の形態例の回路図。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、並列ビットテストが可能な同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法に関する。
【０００２】
【従来に技術】
近年、半導体メモリ装置の高集積化が進むにつれ、半導体メモリ装置の内部のメモリセルをテストするのに多くの時間が要求される。そこで、最近は、テスト時間を短縮するために、多数のメモリセルに同時にデータを書込み且つ読出してメモリセルをテストする並列ビットテスト方法が多用されている。
【０００３】
図１を参照すれば、従来の半導体メモリ装置は、メモリセルアレイ101と、入出力ラインIO1・/IO1乃至IOn・/IOnと、データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2i、及びカラムデコーダ103を具備する。尚、/XはXの反転信号を表わす。
【０００４】
前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは、前記メモリセルアレイ101のビットライン（図示せず）のうち該当ビットラインを前記それぞれの入出力ラインに連結する。
【０００５】
並列ビットテストモード時には、前記入出力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと連結され、前記入出力ライン及びデータ入出力ラインを介してメモリセルに同時にデータが書込まれたりメモリセルから同時にデータが読出される。例えば、前記入出力ライン及びデータ入出力ラインが32本の場合は、32ビットのデータが同時にメモリセルに書込まれたり同時にメモリセルから読出される。
【０００６】
図１に示す従来の半導体メモリ装置においては、並列ビットテストモード時に、前記カラム選択ラインCSL11乃至CSL1i、CSL2乃至CSL2iは前記カラムデコーダ103により順次に１本ずつ活性化される。図１でカラム選択ラインCSL1iaはCSL11乃至CSL1iから選択された１本、カラム選択ラインCSL2iaはCSL21乃至CSL2iから選択された１本である。すなわち、前記カラム選択ラインCSL11乃至CSL1iは順次に１本ずつ活性化されると、これに従い該当ビットラインが前記入出力ラインIO1・/IO1に順次に連結される。これにより、前記該当ビットラインに連結されているメモリセルのデータが前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して順次に読出されたり、あるいは書込みデータが前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して該当ビットラインに連結されているメモリセルに順次に書込まれる。この動作と同様にして、メモリセルのデータが前記入出力ラインIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介して順次に読出されたり、あるいは書込みデータが前記入出力ラインIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介してメモリセルに順次に書込まれる。
【０００７】
【発明が解決しようとする課題】
ところが、前記従来の半導体メモリ装置においては、メモリセルアレイの集積度が非常に高い場合には、並列ビットテスト方法を利用するとしても入出力ライン及びデータ入出力ラインの数を増やさないと、書込み及び読出し時間が必要とされ、テスト時間が長引いてしまう。例えば、正常動作のための入出力ライン及びデータ入出力ラインがそれぞれ32本の場合、前記並列ビットテスト方法を用い64ビット並列ビット書込み及び読出しテストを行おうとすれば、32本の入出力ライン及びデータ入出力ラインが追加され、さらには32個の入出力ライン感知増幅器が追加されなければならない。
【０００８】
従って、本発明が果たそうとする技術的課題は、別途の入出力ライン及びデータ入出力ラインの追加なしに、少なくとも２本のビットラインをアドレスバッファによって１本の同一の入出力ラインに連結することにより、並列ビットテストモードの書込みサイクル中に書込み時間を短縮することのできる半導体メモリ装置を提供することにある。
【０００９】
本発明が果たそうとする他の技術的課題は、少なくとも２本のビットラインをアドレスバッファによって１本の同一の入出力ラインに連結することにより、並列ビットテストモードの書込みサイクル中に書込み時間を短縮することのできる半導体メモリ装置のカラム選択ラインの制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る半導体メモリ装置は、メモリセルアレイと、外部とのデータ入出力を行うデータ入出力ラインと、該データ入出力ラインに連結する入出力ラインと、前記メモリセルに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインと、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する同時カラム選択ライン活性化回路とを備え、前記同時カラム選択ライン活性化回路は、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じるカラム選択ライン活性化制御回路と、前記制御信号に応答して、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力するアドレスバッファと、前記アドレスバッファの出力に応答して、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化するカラムデコーダとを備え、前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結されることを特徴とする。
【００１１】
ここで、前記カラム選択ライン活性化制御回路は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号を論理的に組み合わせ、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じる。
【００１２】
前記他の技術的課題を達成するための本発明に係る半導体メモリ装置のカラム選択ラインの制御方法は、メモリセルアレイ、外部とのデータ入出力を行うデータ入出力ライン、該データ入出力ラインに連結する入出力ライン、及び前記メモリセルアレイに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインを有する半導体メモリ装置のカラム選択ライン制御方法であって、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうち少なくとも２本を同時に活性化する段階を具備し、前記同時に活性化を行なう段階は、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じる段階と、前記制御信号がアクティブされる時、アドレスバッファで、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力する段階と、前記上位アドレスビットのうち少なくとも１ビットがドントケアとなるカラムアドレス信号が入力される時に、カラムデコーダで、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する段階とを具備し、前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインを１本の同一の入出力ラインに連結することを特徴とする。
【００１３】
ここで、前記制御信号は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号の論理的な組合せである。
【００１４】
【発明の実施の形態】
以下、本発明に係るカラム選択ラインの制御方法を実現する半導体メモリ装置の構成及びその動作につき、添付の図面に基づいて詳細に説明する。
【００１５】
図２を参照すれば、本実施の形態に係る半導体メモリ装置は、メモリセルアレイ201と、入出力ラインIO1・/IO1乃至IOn・/IOnと、データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnと、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2i、及び同時カラム選択ライン活性化回路203を具備する。
【００１６】
前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは、前記メモリセルアレイ201のビットライン（図示せず）のうち該当ビットラインを前記それぞれの入出力ラインに連結する。特に、前記同時カラム選択ライン活性化回路203は、並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記カラム選択ラインのうち少なくとも２本以上（CSL11乃至CSL1iからCSL1ia及びCSL1ibの２本、またはCSL21乃至CSL2iからCSL2ia及びCSL2ibの２本）を同時に活性化する。
【００１７】
具体的に説明すると、前記並列ビットテストモードの読出し及び書込みサイクル中には、前記入出力ラインIO1・/IO1乃至IOn・/IOnが前記データ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnに連結される。したがって、前記並列ビットテストモードの読出しサイクル中には、前記入出力ライン及びデータ入出力ラインを介して前記メモリセルアレイ201のメモリセルから同時にデータが読出される。例えば、前記入出力ラインIO1・/IO1乃至IOn・/IOn及びデータ入出力ラインDIO1・/DIO1乃至DIOn・/DIOnがそれぞれ32本の場合には、32ビットのデータが同時にメモリセルから読出される。
【００１８】
このとき、前記並列ビットテストモードの読出しサイクル中には、前記カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iは前記同時カラム選択ライン活性化回路203により順次に１本ずつ活性化される。例えば、カラム選択ラインCSL11乃至CSL1iは順次に１本ずつ活性化されて、これに従い該当ビットラインが前記入出力ラインIO1・/IO1に順次に連結される。したがって、前記該当ビットラインに連結されているメモリセルのデータが、前記入出力ラインIO1・/IO1及び前記データ入出力ラインDIO1・/DIO1を介して順次に読出される。この動作と同様にしてメモリセルのデータIO2・/IO2乃至IOn・/IOn及び前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOnを介して順次に読出される。
【００１９】
一方、前記並列ビットテストモードの書込みサイクル中には、前記同時カラム選択ライン活性化回路203により前記カラム選択ラインのうちCSL11乃至CSL1i、CSL21乃至CSL2iの少なくとも２本以上（CSL1ia及びCSL1ib、またはCSL2ia及びCSL2ib）が同時に活性化される。すなわち、図２に示すように、２本のカラム選択ラインCSL1iが同時に活性化される場合、これにより２本の該当ビットラインが前記入出力ラインIO1・/IO1に連結される。したがって、前記２本の該当ビットラインに連結されているメモリセルに前記データ入出力ラインDIO1・/DIO1及び前記入出力ラインIO1・/IO1を介して同一のデータが同時に書込まれる。この動作と同様にして、前記データ入出力ラインDIO2・/DIO2乃至DIOn・/DIOn及び前記入出力ラインIO2・/IO2乃至IOn・/IOnを介してそれぞれ２本ずつのビットラインにデータが同時に書込まれる。
【００２０】
これにより、前記本実施の形態に係る半導体メモリ装置においては、並列ビットテストモードの書込みサイクル中に少なくとも２本以上のカラム選択ラインが同時に活性化することから、書込み時間が従来の技術に比べ２倍以上に短縮できる。
【００２１】
図３は、図２に示す同時カラム選択ライン活性化回路の一実施の形態例のブロック図である。
【００２２】
図３を参照すれば、前記同時カラム選択ライン活性化回路は、カラム選択ライン活性化制御回路301、アドレスバッファ303、及びカラムデコーダ305を含んでなる。
【００２３】
前記カラム選択ライン活性化制御回路301は、カラムアドレスストローブ信号/CAS、書込みイネーブル信号/WE、クロックCLK、及び前記並列ビットテストモードを表すテスト信号PBTを論理的に組み合わせ、前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号PRTWRを生じる。前記アドレスバッファ303は、前記制御信号PBTWRに応答して、アドレスA1乃至Anの上位アドレスビットのうち少なくとも１ビット以上を無視する。前記カラムデコーダ305は、前記アドレスバッファの出力CA1／/CA1,…，CAn／/CAnに応答して、カラム選択ラインCSL11乃至CSL1i、CSL21乃至CSL2iのうち少なくとも２本以上を同時に活性化する。
【００２４】
具体的に説明すれば、例えばn=9で、前記アドレスバッファ303が、上位アドレスビットA8が無視されるような構成となっている場合、前記アドレスバッファ303は、例えば、アドレス000000000とアドレス000000010を同一のアドレスとして認識し、同一の出力CA1／/CA1,…，CAn／/CAnを発生する。したがって、アドレス000000000が前記アドレスバッファ303に印加されると、前記カラムデコーダ305は前記アドレス000000000及びアドレス000000010に該当する２本のカラム選択ラインを同時に活性化する。
【００２５】
図４は、図３に示すカラム選択ライン活性化制御回路の一実施の形態例の回路図である。
【００２６】
図４を参照すれば、前記カラム選択ライン活性化制御回路は、前記カラムアドレスストローブ信号/CASを反転するインバータ401と、前記書込みイネーブル信号/WEを反転するインバータ403と、前記インバータ401、403の出力及び前記クロックCLKを入力とするNANDゲート405、及び前記NANDゲート405の出力及び前記並列ビットテストモードを表すテスト信号PBTを入力として前記制御信号PBTWRを生ずるNORゲート407を含んでなる。
【００２７】
前記制御信号PBTWRは、前記並列ビットテストモードの書込みサイクル中に、すなわち、前記カラムアドレスストローブ信号/CASが論理"ロー"で、前記書込みイネーブル信号/WEが論理"ロー"であり、かつ前記クロックCLKが論理"ハイ"で、前記テスト信号PBTが論理"ロー"の時に論理"ハイ"にアクティブされる。
【００２８】
図５は、図３に示すアドレスバッファの一実施の形態例のブロック図である。
【００２９】
図５を参照すれば、前記アドレスバッファは、外部より印加されるアドレスの各ビットA1乃至Anをバッファリングして各出力CA1／/CA1,…，CAn／/CAnを生ずるバッファ501乃至507を含んでなる。特に、上位アドレスビットに対するバッファ503乃至507のうち少なくともいずれか１つに、前記並列ビットテストモードの書込みサイクル中にアクティブされる前記制御信号PBTWRが印加される。図５には、所定の上位アドレスビットAiをバッファリングするバッファ505に前記制御信号PBTWRが印加される場合が示してある。
【００３０】
図６は、図５に示すバッファの一実施の形態例の回路図である。
【００３１】
図６を参照すれば、前記バッファは、前記制御信号PBTWRを反転するインバータ617と、クロックCLKが論理"ハイ"の時所定の上位アドレスビットAiを伝達する第1の伝送ゲート601と、前記インバータ617の出力に応答して、前記第1の伝送ゲート601を介して送られた前記上位アドレスビットAiをラッチする第1のラッチ603と、前記第1のラッチ603の出力をされ出力CAiを生ずる第1のドライバー605とを含む。
【００３２】
さらに前記バッファは、前記所定の上位アドレスビットAiを反転するインバータ613と、クロックCLKが論理"ハイ"の時前記インバータ613の出力を送る第2の伝送ゲート607と、前記インバータ617の出力に応答して、前記第2の伝送ゲート607を介して送られた前記インバータ613の出力をラッチする第2のラッチ609と、前記第2のラッチ609の出力をされ出力CAi/を生ずる第2のドライバー611とをさらに有する。
【００３３】
したがって、前記制御信号PBTWRが論理"ロー"にインアクティブされる時は、前記上位アドレスビットAiの反転ビットが前記出力CAiとして生じ、前記上位アドレスビットAiが前記出力/CAiとして生じる。すなわち、前記制御信号PBTWRが論理"ロー"にイナクティブされる時は前記バッファは正常の動作を遂行する。これにひきかえ、前記制御信号PBTWRが論理"ハイ"にアクティブされる時は、つまり、前記並列ビットテストモードの書込みサイクル中には、前記出力CAi及び出力/CAiは前記上位アドレスビットAiと無関係に全て論理"ハイ"となる。すなわち、前記上位アドレスビットAiは無視される。
【００３４】
以上、本発明を一実施の形態例にして限定的に説明してきたが、これに限らず本発明の思想の範囲内で、且つ当該分野における通常の知識を有した者にとって本願発明に関する種々たる変形が可能であることは明らかである。
【００３５】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置及びカラム選択ラインの制御方法においては、並列ビットテストモードの書込みサイクル中に、アドレスバッファで上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力し、カラムデコーダで少なくとも２本のカラム選択ラインが同時に活性化することにより、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結され、書込み時間が短縮できる。
【００３６】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の概略的なブロック図である。
【図２】本発明に係る半導体メモリ装置の概略的なブロック図である。
【図３】図２に示す同時カラム選択ライン活性化回路の好適な実施の形態例のブロック図である。
【図４】図３に示すカラム選択ライン活性化制御回路の一実施の形態例の回路図である。
【図５】図３に示すアドレスバッファの一実施の形態例のブロック図である。
【図６】図５に示すバッファの一実施の形態例の回路図。
Claims (6)
- メモリセルアレイと、
外部とのデータ入出力を行うデータ入出力ラインと、
該データ入出力ラインに連結する入出力ラインと、
前記メモリセルに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインと、
並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する同時カラム選択ライン活性化回路とを備え、
前記同時カラム選択ライン活性化回路は、
前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じるカラム選択ライン活性化制御回路と、
前記制御信号に応答して、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力するアドレスバッファと、
前記アドレスバッファの出力に応答して、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化するカラムデコーダとを備え、
前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結されることを特徴とする半導体メモリ装置。 - 前記カラム選択ライン活性化制御回路は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号を論理的に組み合わせて前記制御信号を生じることを特徴とする請求項１に記載の半導体メモリ装置。
- メモリセルアレイと、
外部とのデータ入出力を行うデータ入出力ラインと、
該データ入出力ラインに連結する入出力ラインと、
前記メモリセルアレイに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインと、
並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうち少なくとも２本を同時に活性化するよう制御するカラム選択ライン活性化制御回路と、
前記カラム選択ライン活性化制御回路の出力に応答して、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力するアドレスバッファと、
前記アドレスバッファの出力に応答して、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化するカラムデコーダとを備え、
前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインが１本の同一の入出力ラインに連結されることを特徴とする半導体メモリ装置。 - 前記カラム選択ライン活性化制御回路は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号を論理的に組み合わせて出力を生じることを特徴とする請求項３に記載の半導体メモリ装置。
- メモリセルアレイ、外部とのデータ入出力を行うデータ入出力ライン、該データ入出力ラインに連結する入出力ライン、及び前記メモリセルアレイに接続する複数のビットラインのうち該当するビットラインを前記入出力ラインに連結する複数本のカラム選択ラインを有する半導体メモリ装置のカラム選択ライン制御方法であって、
並列ビットテストモードの書込みサイクル中に書込み時間を短縮するために、前記並列ビットテストモードの書込みサイクル中に前記複数本のカラム選択ラインのうち少なくとも２本を同時に活性化する段階を具備し、
前記同時に活性化を行なう段階は、
前記並列ビットテストモードの書込みサイクル中にアクティブされる制御信号を生じる段階と、
前記制御信号がアクティブされる時、アドレスバッファで、上位アドレスビットのうちから選ばれた少なくとも１ビットがカラムデコーダでドントケアとなるカラムアドレス信号を出力する段階と、
前記上位アドレスビットのうち少なくとも１ビットがドントケアとなるカラムアドレス信号が入力される時に、カラムデコーダで、前記複数本のカラム選択ラインのうちから選ばれた少なくとも２本を同時に活性化する段階とを具備し、
前記並列ビットテストモードの書込みサイクル中に、前記同時に活性化される少なくとも２本のカラム選択ラインに該当する少なくとも２本のビットラインを１本の同一の入出力ラインに連結することを特徴とするカラム選択ライン制御方法。 - 前記制御信号は、カラムアドレスストローブ信号、書込イネーブル信号、クロック、及び前記並列ビットテストモードを表すテスト信号の論理的な組合せであることを特徴とする請求項５に記載のカラム選択ライン制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97-76391 | 1997-12-29 | ||
| KR1019970076391A KR100269319B1 (ko) | 1997-12-29 | 1997-12-29 | 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203896A JPH11203896A (ja) | 1999-07-30 |
| JP3822371B2 true JP3822371B2 (ja) | 2006-09-20 |
Family
ID=19529246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27025598A Expired - Fee Related JP3822371B2 (ja) | 1997-12-29 | 1998-09-24 | 同時カラム選択ライン活性化回路を具備する半導体メモリ装置及びカラム選択ライン制御方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6064601A (ja) |
| JP (1) | JP3822371B2 (ja) |
| KR (1) | KR100269319B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308191B1 (ko) * | 1998-05-28 | 2001-11-30 | 윤종용 | 빌트-인패럴테스트회로를구비한반도체메모리장치 |
| DE10026275A1 (de) * | 2000-05-26 | 2001-12-13 | Infineon Technologies Ag | Verfahren zum Testen einer Vielzahl von Wortleitungen einer Halbleiterspeicheranordnung |
| US6341093B1 (en) * | 2000-06-07 | 2002-01-22 | International Business Machines Corporation | SOI array sense and write margin qualification |
| US6757209B2 (en) * | 2001-03-30 | 2004-06-29 | Intel Corporation | Memory cell structural test |
| KR100464436B1 (ko) * | 2002-11-20 | 2004-12-31 | 삼성전자주식회사 | 병렬비트 테스트시 데이터 입출력 포맷을 변환하는 회로및 방법 |
| KR100535251B1 (ko) * | 2004-06-12 | 2005-12-08 | 삼성전자주식회사 | 내부 데이터 확인이 가능한 반도체 메모리 장치 내부의병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트방법. |
| KR100851996B1 (ko) | 2007-02-12 | 2008-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컬럼 어드레스 디코딩 회로 및 방법 |
| KR100915812B1 (ko) * | 2007-08-14 | 2009-09-07 | 주식회사 하이닉스반도체 | 멀티 칼럼 디코더 스트레스 테스트 회로 |
| US8832508B2 (en) * | 2010-11-18 | 2014-09-09 | Advanced Micro Devices, Inc. | Apparatus and methods for testing writability and readability of memory cell arrays |
| KR101783913B1 (ko) * | 2011-01-28 | 2017-10-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001082B1 (ko) * | 1989-06-13 | 1992-02-01 | 삼성전자 주식회사 | 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 |
| JPH04362592A (ja) * | 1991-06-08 | 1992-12-15 | Hitachi Ltd | 半導体記憶装置 |
| JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| JP2845713B2 (ja) * | 1993-03-12 | 1999-01-13 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| JPH07235200A (ja) * | 1994-02-24 | 1995-09-05 | Toshiba Corp | 半導体記憶装置 |
| KR0137846B1 (ko) * | 1994-03-24 | 1998-06-15 | 문정환 | 반도체 기억장치의 멀티비트 테스트회로 |
-
1997
- 1997-12-29 KR KR1019970076391A patent/KR100269319B1/ko not_active IP Right Cessation
-
1998
- 1998-06-25 US US09/104,475 patent/US6064601A/en not_active Expired - Lifetime
- 1998-09-24 JP JP27025598A patent/JP3822371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100269319B1 (ko) | 2000-10-16 |
| KR19990056396A (ko) | 1999-07-15 |
| US6064601A (en) | 2000-05-16 |
| JPH11203896A (ja) | 1999-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050909 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051209 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051214 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060526 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060622 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |