KR101783913B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 뱅크; 및 상기 뱅크 내 데이터 패스의 불량 패스 테스트 시, 복수의 컬럼 어드레스들, 리드/라이트 제어 신호 및 테스트 모드 인에이블 신호를 조합하여 복수의 컬럼 선택 라인들을 동시에 인에이블시키는 컬럼 선택 라인 제어부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 데이터 패스 불량을 검출하기 위한 반도체 장치에 관한 것이다.
반도체 장치는 데이터(Data)를 라이트(write)하여 저장하고, 저장된 데이터를 리드(read)할 수 있다. 반도체 장치가 데이터를 라이트 및 리드하기 위해서는 로우 어드레스(Row Addres)에 의해 워드 라인을 선택적으로 인에이블시키는 로우 경로(row path) 동작과 컬럼 어드레스(Column Address)에 의해 센스앰프와 로컬 입출력라인(LIO, Local Input Output line) 사이에 연결된 스위치를 턴온시키는 컬럼 선택 라인(Yi)를 생성하는 컬럼 경로(column) 동작을 수행되어야 한다.
한편, 최근에는 반도체 장치에서 1 뱅크 내 데이터 전달에 대한 불량이 점점 더 발생함에 따라 리드 또는 라이트 동작을 통해 뱅크 내 데이터 패스(path) 불량을 테스트하고 있는 추세이다.
그러나, 패스 불량 테스트 시, 라이트 동작인지 리드 동작인지를 구분하기가 어렵고, 그에 따라 라이트 또는 리드 동작 중 어느 동작에서 문제가 발생하였는지를 판별하기가 어려워, 테스트의 정확성이 떨어지는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 패스의 불량 테스트 정확성을 높이기 위한 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 뱅크 및 상기 뱅크 내 데이터 패스의 불량 패스 테스트 시, 복수의 컬럼 어드레스들, 리드/라이트 제어 신호 및 테스트 모드 인에이블 신호를 조합하여 복수의 컬럼 선택 라인들을 동시에 인에이블시키는 컬럼 선택 라인 제어부를 포함한다.
본 발명에 따른 반도체 장치는 반도체 장치 내 데이터 패스의 로딩(loding) 변화를 위한 컬럼 선택 라인 제어부를 구비한다.
그에 따라, 본 발명에 따른 반도체 장치는 컬럼 어드레스 코딩 시 여러 개의 컬럼 선택 라인을 인에이블시켜 뱅크 내 데이터 패스 특성을 보다 정확하게 측정할 수 있으므로, 데이터 패스의 불량 테스트 정확성을 높일 수 있다.
도1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 블록도, 및
도2는 본 발명의 일실시예에 따른 반도체 장치의 일부를 나타내는 상세 회로도이다.
도1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 블록도이다.
도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는 뱅크(110), 센스 앰프(120). 이븐 워드 라인 구동부(132), 오드 워드 라인 구동부(134) 및 컬럼 선택 라인 제어부(140)를 포함한다.
뱅크(110)는 독립적으로 액티브(Active)될 수 있는 단위로서, 복수의 워드 라인(WL0~WL7)과 복수의 비트 라인(BL0~BL7)이 교차되어 배열된다.
상기 센스 앰프(120)는 상기 복수의 워드 라인들(WL<0>~SWL<7>)과 평행한 방향인 상기 뱅크(110)의 일측 가장 자리에 형성되며, 상기 비트 라인들(BL0~BL7)과 전기적으로 연결되는 복수 개의 센스 앰프 구동 라인(미도시)을 포함한다.
이러한, 센스 앰프(120)는, 센스 엠프 인에이블 신호에 따라 한 쌍의 비트 라인 간의 차이를 증폭시켜 뱅크(110) 내 해당 메모리 셀(도시하지 않음)의 데이터를 읽는 동작을 수행할 수 있다.
상기 이븐 워드 라인 구동부(132)는 상기 복수의 비트 라인들(BL0~BL7)의 연장된 방향과 평행한 상기 뱅크(110)의 일측 가장 자리에 배치된다.
상기 이븐 워드 라인 구동부(132)는 상기 복수 개의 워드 라인들(WL0~WL7) 중 상기 복수의 이븐 워드 라인들(WL0, WL2, WL4, WL6)을 인에이블시킬 수 있다.
상기 오드 워드 라인 구동부(134)는 상기 복수의 비트 라인들(BL0~BL7)의 연장된 방향과 평행한 상기 뱅크(110)의 타측 가장 자리에 배치된다.
상기 오드 워드 라인 구동부(134)는 상기 복수 개의 워드 라인들(WL0~WL7) 중 오드 워드 라인(WL1, WL3, WL5, WL7)을 구동시킬 수 있다.
상기 컬럼 선택 라인 제어부(140)는 다수의 컬럼 선택 라인과 연결되어 있고, 상기 컬럼 선택 라인은 상기 뱅크(110)를 걸쳐 센스 앰프(120)와 연결된다.
상기 컬럼 선택 라인 제어부(140)는 컬럼 어드레스들(COL_Add<0:1>), 리드/라이트 제어 신호(RD/WT_ctl) 및 테스트 모드 인에이블 신호(TM_en)를 조합하여 복수의 컬럼 선택 라인들(Yi<0:1>)을 동시에 인에이블시킬 수 있다.
보다 구체적으로, 컬럼 선택 라인 제어부(140)는 도2에 도시된 바와 같이, 리드/라이트 제어 신호(RD/WT_ctl) 및 테스트 모드 인에이블 신호(TM_en)를 조합하여 조합 신호를 생성하는 신호 조합부(142), 상기 신호 조합부(142)에서 생성된 조합 신호와, 복수의 컬럼 어드레스(COL_Add<0:1>) 중 제1 컬럼 어드레스(COL_Add<0>)를 조합하여 제1 컬럼 선택 라인(Yi<0>)을 인에이블시키는 제1 제어 신호(A)를 생성하는 제1 신호 생성부(144), 상기 신호 조합부(142)에서 생성된 조합 신호와, 복수의 컬럼 어드레스(COL_Add<0:1>) 중 제2 컬럼 어드레스(COL_Add<1>)를 조합하여 제2 컬럼 선택 라인(Yi<1>)을 인에이블시키는 제2 제어 신호(B)를 생성하는 제2 신호 생성부(146)를 포함한다.
신호 조합부(142)는 일 예로, 낸드 게이트(142a) 및 제1 인버터(142b)로 구성될 수 있다.
이하, 신호 조합부(142)의 동작을 설명하면, 낸드 게이트(142a)는 리드/라이트 제어 신호(RD/WT_ctl) 및 테스트 모드 인에이블 신호(TM_en) 중 적어도 하나의 신호가 로우 레벨로 입력되면, 하이 레벨의 제1 신호를 생성할 수 있다. 그리고, 제1 인버터(142b)는 낸드 게이트(142a)에서 생성된 하이 레벨의 제1 신호를 반전시켜 로우 레벨의 조합 신호로 출력시킬 수 있다.
반면에, 낸드 게이트(142a)는 리드/라이트 제어 신호(RD/WT_ctl) 및 테스트 모드 인에이블 신호(TM_en)가 모두 하이 레벨로 입력되면, 로우 레벨의 제1 신호를 생성할 수 있다. 그리고, 제1 인버터(142b)는 낸드 게이트(142a)에서 출력된 로우 레벨의 제1 신호를 반전시켜 하이 레벨의 조합 신호로 출력시킬 수 있다.
제1 신호 생성부(144)는 일 예로, 제1 노아 게이트(144a) 및 제2 인버터(144b)로 구성될 수 있다.
이하, 제1 신호 생성부(144)의 동작을 설명하면, 제1 노아 게이트(144a)는 신호 조합부(142)에서 출력되는 조합 신호 및 제1 컬럼 어드레스(COL_Add<0>) 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 제2 신호를 출력할 수 있다. 그리고, 제2 인버터(144b)는 제1 노아 게이트(144a)에서 출력된 로우 레벨의 제2 신호를 반전시켜 하이 레벨의 제1 제어 신호(A)를 생성할 수 있다.
반면에, 제1 노아 게이트(144a)는 신호 조합부(142)에서 출력되는 조합 신호 및 제1 컬럼 어드레스(COL_Add<0>)가 모두 로우 레벨로 입력되면, 하이 레벨의 제2 신호를 출력할 수 있다. 그리고, 제2 인버터(144b)는 하이 레벨의 제2 신호를 반전시켜 로우 레벨의 제1 제어 신호를 생성할 수 있다.
제2 신호 생성부(146)는 일 예로, 제2 노아 게이트(146a) 및 제3 인버터(146b)로 이루어질 수 있다.
이하, 제2 신호 생성부(146)의 동작을 설명하면, 제2 노아 게이트(146a)는 신호 조합부(142)에서 출력되는 조합 신호 및 제2 컬럼 어드레스(COL_Add<1>) 중 적어도 하나의 신호가 하이 레벨로 입력되면, 로우 레벨의 제3 신호를 출력할 수 있다. 그리고, 제3 인버터(146b)는 제2 노아 게이트(146a)에서 출력된 로우 레벨의 제3 신호를 반전시켜 하이 레벨의 제2 제어 신호(B)를 생성할 수 있다.
반면에, 제2 노아 게이트(146b)는 신호 조합부(142)에서 출력되는 조합 신호 및 제2 컬럼 어드레스(COL_Add<1>)가 모두 로우 레벨로 입력되면, 하이 레벨의 제3 신호를 출력할 수 있다. 그리고, 하이 레벨의 제3 신호는 제3 인버터(146b)에 의해 반전되어 로우 레벨의 제2 제어 신호를 생성할 수 있다.
이처럼, 본 발명에 따른 컬럼 선택 라인 제어부(140)는 리드/라이트 제어 신호(RD/WT_ctl) 및 테스트 모드 인에이블 신호(TM_en)가 모두 인에이블되면, 제1 및 제2 제어 신호(A, B)를 인에이블시켜 복수 개, 도면 상에 개시된 것과 같이 제1 및 제2 컬럼 선택 라인들(Yi<0>, Yi<1>)을 동시에 인에이블시킬 수 있다.
이는, 라이트 시 해당 비트 라인의 성장(Develop)이 느려지고, 리드 시에는 두 개의 비트 라인이 동시에 인에이블되므로, 리드 데이터 입출력 라인의 성장 가속(delta-v)을 두 배 정도 증대시킬 수 있다. 그에 따라, 리드 또는 라이트의 가변에 따른 데이터 패스(Path)의 변화에 따른 특성 변화를 정확하게 판독할 수 있어, 테스트 효율을 증대시킬 수 있다.
본 발명의 실시예와 같이, 리드 및 라이트 동작 모두에 적용되도록 한정하는 것이 아니라, 라이트 시에만 문제가 발생이 되면, 리드 시에는 복수의 컬럼 선택 라인들을 각각 독립적으로 인에이블하고, 라이트 시에만 복수의 컬럼 선택 라인들, 즉 제1 및 제2 컬럼 선택 라인(Yi<0:1>)을 인에이블 시킴으로써, 데이터 입출력 라인의 가속을 확보하여 동작 특성 변화를 정확하게 특정할 수 있다.
한편, 본 발명에 따른 제1 및 제2 컬럼 선택 라인(Yi<0:1>)은 컬럼 선택 라인 제어부(140)에서 출력된 제1 및 제2 제어 신호(B)를 증폭시키는 제1 및 제2 구동부(152, 154)에 의해 생성될 수 있다. 이때, 제1 및 제2 구동부(152, 154)는 뱅크(110)와 컬럼 선택 라인 제어부(140) 사이에 형성되며, 두 개의 인버터들(152의 IV1 및 IV2, 154의 IV3 및 IV4)이 직렬로 연결되어 구성될 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 뱅크
120: 센스 앰프
132: 이븐 워드 라인 구동부
134: 오드 워드 라인 구동부
140: 컬럼 선택 라인 제어부
152: 제1 구동부
154: 제2 구동부

Claims (9)

  1. 뱅크;
    상기 뱅크 내 데이터 패스의 불량 패스 테스트 시, 복수의 컬럼 어드레스들, 리드/라이트 제어 신호 및 테스트 모드 인에이블 신호를 조합하여 복수의 컬럼 선택 라인들을 동시에 인에이블시키는 컬럼 선택 라인 제어부; 및
    상기 복수의 컬럼 선택 라인과 연결되는 센스앰프를 포함하고,
    상기 컬럼 선택 라인 제어부는 상기 리드/라이트 제어 신호 및 상기 테스트 모드 인에이블 신호가 모두 하이 레벨로 입력되면, 상기 복수의 컬럼 선택 라인들을 동시에 인에이블시키도록 구성되고,
    상기 컬럼 선택 라인 제어부는,
    상기 리드/라이트 제어 신호 및 테스트 모드 인에이블 신호를 조합하여 조합 신호를 생성하는 신호 조합부;
    상기 신호 조합부에서 생성된 상기 조합 신호와, 상기 복수의 컬럼 어드레스 중 제1 컬럼 어드레스를 조합하여 상기 복수의 컬럼 선택 라인 중 어느 하나의 컬럼 선택 라인을 인에이블시키는 제1 제어 신호를 생성하는 제1 신호 생성부; 및
    상기 신호 조합부에서 생성된 조합 신호와, 복수의 컬럼 어드레스 중 제2 컬럼 어드레스를 조합하여 상기 복수의 컬럼 선택 라인 중 다른 하나의 컬럼 선택 라인을 인에이블시키는 제2 제어 신호를 생성하는 제2 신호 생성부를 포함하고, 및
    상기 신호 조합부는,
    상기 리드/라이트 제어 신호 및 상기 테스트 모드 인에이블 신호를 조합하여 제1 신호를 생성하는 낸드 게이트; 및
    상기 낸드 게이트에서 출력된 상기 제1 신호를 반전시켜 상기 조합 신호를 출력하는 제1 인버터를 포함하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제1 신호 생성부는,
    상기 신호 조합부에서 출력되는 상기 조합 신호 및 상기 제1 컬럼 어드레스를 조합하여 제2 신호를 생성하는 제1 노아 게이트; 및
    상기 제1 노아 게이트에서 출력된 상기 제2 신호를 반전시켜 상기 제1 제어 신호를 생성하는 제2 인버터를 포함하는 반도체 장치.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 신호 생성부는,
    상기 신호 조합부에서 출력되는 상기 조합 신호 및 상기 제2 컬럼 어드레스를 조합하여 제3 신호를 생성하는 제2 노아 게이트; 및
    상기 제2 노아 게이트에서 출력된 상기 제3 신호를 반전시켜 상기 제2 제어 신호를 생성하는 제3 인버터를 포함하는 반도체 장치.
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