CN110197685B - 地址和命令发生电路以及半导体系统 - Google Patents

地址和命令发生电路以及半导体系统 Download PDF

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Abstract

本发明公开了一种地址和命令发生电路以及半导体系统。所述地址和命令发生电路可以包括列地址发生器，所述列地址发生器被配置为：校正列地址的错误，当所述列地址对应于读取命令时基于未校正的列地址来产生内部列地址，以及当所述列地址对应于写入命令时基于校正的列地址来产生所述内部列地址。

Description

地址和命令发生电路以及半导体系统
相关申请的交叉引用
本申请要求于2018年2月26日提交的申请号为10-2018-0023011的韩国专利申请的优先权，该申请的公开内容通过引用整体并入本文。
技术领域
本公开的实施例总体而言可以涉及一种地址和命令发生电路以及一种半导体系统，并且更具体地涉及一种用于在接收到地址和命令时产生内部地址和内部命令的技术。
背景技术
半导体器件从半导体控制器件(例如，存储器控制器)接收地址和命令以及数据，并执行与接收到的地址和命令以及接收到的数据相对应的操作。在传输地址和命令以及数据期间，可能发生意外的错误。
关于数据的使用，最近已经设计了改善的半导体器件以使用以下数据传输和接收方法。更详细地，半导体器件不仅可以接收数据，还可以接收用于校正来自半导体控制器件的数据的一个或更多个错误的错误校正数据，并且可以储存数据和错误校正数据。此后，当将数据传输到半导体控制器件时(例如，在读取操作期间)，半导体器件可以使用错误校正数据来校正数据的一个或更多个错误。
发明内容
根据本公开的一个实施例，一种地址和命令发生电路可以包括列地址发生器，所述列地址发生器被配置为：校正列地址的错误，当所述列地址对应于读取命令时基于未校正的列地址来产生内部列地址，以及当所述列地址对应于写入命令时基于校正的列地址来产生所述内部列地址。
根据本公开的一个实施例，一种地址和命令发生电路可以包括行地址发生器，所述行地址发生器被配置为：产生行地址的至少一些部分作为内部行地址，校正所述行地址的错误，以及基于所述行地址和校正的行地址来产生行故障标志信号。所述地址和命令发生电路可以包括：行命令发生器，其被配置为基于所述行地址来产生激活信号或预充电信号。所述地址和命令发生电路可以包括：列地址发生器，其被配置为校正列地址的错误，以及基于写入标志信号来选择性地输出所述列地址的至少一些部分或校正的列地址作为内部列地址。所述地址和命令发生电路可以包括：列命令发生器，其被配置为基于所述列地址和所述行故障标志信号来产生读取命令、所述写入标志信号或写入命令。
根据本公开的一个实施例，一种半导体系统可以包括：半导体控制器件，其被配置为传输行地址或列地址。所述半导体系统可以包括半导体器件，所述半导体器件被配置为：当检测到所述行地址或所述列地址的故障部分并且所述列地址对应于读取命令时，执行用于所述行地址和所述列地址的读取操作，以及激活指示所述行地址或所述列地址的所述故障部分的地址错误信号。
根据本公开的一个实施例，一种半导体系统可以包括：半导体控制器件，其被配置为传输地址。所述半导体系统可以包括半导体器件，所述半导体器件被配置为：当检测到所述地址的故障部分并且所述地址对应于写入命令时，去激活所述写入命令，并且激活地址错误信号。
根据本公开的一个实施例，一种操作地址和命令发生电路的方法可以包括：当列地址对应于读取命令时，利用选择电路基于未校正的列地址来产生内部列地址，以及当所述列地址对应于写入命令时，基于校正的列地址来产生所述内部列地址。
附图说明
图1是示出根据本公开的一个实施例的信息处理系统的示例表示的框图。
图2是示出图1中所示的半导体器件的示例表示的电路图。
图3是示出图2中所示的行地址和命令发生电路的示例表示的电路图。
图4是示出图2中所示的列地址和命令发生电路的示例表示的电路图。
图5是示出根据本公开的一个实施例的地址和命令发生电路的操作的流程图。
图6是示出根据本公开的一个实施例的地址和命令发生电路的一些信号的时序图。
具体实施方式
现在将参考本公开的实施例，实施例的示例在附图中示出。在任何可能的情况下，在整个附图中使用相同的附图标记来表示相同或相似的部分。
本公开的各种实施例可以针对提供一种地址发生电路、一种地址和命令发生电路、以及一种实质上消除了由于现有技术的限制和缺点导致的一个或更多个问题的半导体系统。
本公开的一个实施例可以涉及一种用于校正地址和/或命令的至少一个错误的技术。然而，假设同时校正地址和命令中的至少一个错误，则可能不可避免地发生用于校正错误的时间延迟，导致操作速度的降低。为了解决上述问题，需要一种用于防止由时间延迟引起的操作速度降低的技术。
应理解，本公开的前述一般描述和以下详细描述都是示例性和解释性的，并且旨在提供对要求保护的本公开的进一步解释。
图1是示出根据本公开的一个实施例的信息处理系统的示例表示的框图。
参考图1，信息处理系统可以包括主机3和半导体系统10。半导体系统10可以包括半导体控制器件2和半导体器件1。
半导体器件1可以是诸如DRAM或快闪存储器的存储器件。半导体控制器件2可以是被配置为控制存储器件的存储器控制器。半导体器件1和半导体控制器件2也可以实现为由虚线表示的单个模块。例如，主机3可以是中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)等。
主机3可以将请求(REQ)和数据(DATA)传输到半导体控制器件2以访问半导体器件1。主机3可以将数据传输到半导体控制器件2以将数据储存在半导体器件1中。主机3可以通过半导体控制器件2接收来自半导体器件1的数据。半导体控制器件2可以中继主机3与半导体器件1之间的通信。半导体控制器件2可以从主机3接收请求(REQ)和数据(DATA)，可以产生数据DQ、行地址RA、列地址CA、时钟信号CLK等以控制半导体器件1，并且可以将产生的结果传输到半导体器件1。在一个实施例中，行地址RA和列地址CA中的每一个可以包括命令。半导体控制器件2可以将从半导体器件1产生的数据DQ输出到主机3。
尽管图1示出了主机3和半导体控制器件2在物理上彼此分离，但是半导体控制器件2可以嵌入在主机3的处理器(例如，中央处理单元(CPU)、应用处理器(AP)、图形处理单元(GPU)等)中，或者可以以芯片上系统(SoC)的形式配置并与处理器一起制造在一个芯片中。
半导体器件1可以从半导体控制器件2接收行地址RA、列地址CA、数据DQ、时钟信号CLK等，并且可以在接收到的信号的基础上接收数据。
根据一个实施例，半导体器件1可以检测行地址RA或列地址CA的故障部分。当列地址CA对应于读取命令时，半导体器件1可以执行读取操作，并且可以激活指示行地址RA或列地址CA的故障部分(故障)的地址错误信号。根据一个实施例，当检测到行地址RA的故障部分(故障)、并且列地址CA对应于写入命令时，半导体器件1可以执行写入操作并且可以激活地址错误信号。根据一个实施例，当仅在行地址RA以外的列地址CA中检测到故障部分、并且列地址CA对应于写入命令时，半导体器件1可以执行写入操作并且可以激活地址错误信号。
半导体控制器件2可以在从半导体器件1接收到地址错误信号时重新传输行地址RA和列地址CA。
图2是示出图1中所示的半导体器件1的电路图。
参考图2，半导体器件1可以包括地址和命令发生电路100、存储单元阵列210、感测放大器(sense-amp)220、输入和输出(I和O)门控电路230、以及数据输入和输出(I和O)缓冲器240。地址和命令发生电路100可以包括行地址和命令发生电路300、列地址和命令发生电路400、以及地址错误输出电路500。
存储单元阵列210可以包括第一存储体至第八存储体210a～210h。行地址和命令发生电路300可以包括分别耦接到第一存储体至第八存储体210a～210h的第一行地址和命令发生电路至第八行地址和命令发生电路300a～300h。列地址和命令发生电路400可以包括分别耦接到第一存储体至第八存储体210a～210h的第一列地址和命令发生电路至第八列地址和命令发生电路400a～400h。感测放大器220可以包括分别耦接到第一存储体至第八存储体210a～210h的第一感测放大器至第八感测放大器220a～220h。第一存储体至第八存储体210a～210h中的每一个可以包括多个字线、多个位线和在字线和位线的交叉点处形成的多个存储单元。虽然图2公开了包括8个存储体的半导体器件1的示例以便于描述和更好地理解本公开，但是半导体器件1中包括的存储体的数量可以改变为另外的数量，使得行地址和命令发生电路300的数量、列地址和命令发生电路400的数量、以及感测放大器220的数量也可以根据需要改变。
行地址和命令发生电路300a～300h可以对行地址RA解码，并且因此可以激活与行地址RA相对应的字线。例如，行地址和命令发生电路300a～300h可以将字线驱动电压传输到与行地址RA相对应的字线以便激活字线，以及可以将预充电电压传输到字线以便将字线去激活。根据一个实施例，行地址和命令发生电路300a～300h可以检测行地址RA的故障部分，并且因此可以产生行故障标志信号RFail_Flag0～RFail_Flag7。
列地址和命令发生电路400a～400h可以对列地址CA解码，并且因此可以通过输入和输出(I和O)门控电路230以及感测放大器220a～220h来选择与列地址CA相对应的位线。当列地址CA对应于读取命令时，列地址和命令发生电路400a～400h可以对与列地址CA相对应的存储单元执行读取操作，而不管列地址CA的故障部分如何。当列地址CA对应于写入命令时，列地址和命令发生电路400a～400h可以校正列地址CA。当行地址RA未对应于故障部分时，列地址和命令发生电路400a～400h可以对与校正的列地址CA相对应的存储单元执行写入操作。列地址和命令发生电路400a～400h可以检测列地址CA的故障部分，并且因此可以产生列故障标志信号CFail_Flag0～CFail_Flag7。
当行故障标志信号RFail_Flag0～RFail_Flag7和列故障标志信号CFail_Flag0～CFail_Flag7中的至少一个被激活时，地址错误输出电路500可以激活地址错误信号AERR_OUT。
地址错误输出电路500可以包括：或运算器OR1、或运算器OR2、以及或运算器OR3。或运算器OR1可以执行行故障标志信号RFail_Flag0～RFail_Flag7的逻辑或运算。或运算器OR2可以执行列故障标志信号CFail_Flag0～CFail_Flag7的逻辑或运算。或运算器OR3可以执行或运算器OR1和OR2的输出信号的逻辑或运算。地址错误信号AREE_OUT可以通过数据输入和输出(I和O)缓冲器240而传输到半导体控制器件2，使得半导体控制器件2可以重新传输行地址RA和列地址CA。
输入和输出(I和O)门控电路230可以包括：用于执行输入和输出(I和O)数据的门控的电路、用于储存第一存储体至第八存储体210a～210h的输出数据的读取数据锁存器、以及用于将数据写入到第一存储体至第八存储体210a～210h中的写入驱动器。
从第一存储体至第八存储体210a～210h之一读取的数据可以由与一个存储体阵列相对应的感测放大器检测，并且可以储存在读取数据锁存器中。在读取数据锁存器中储存的数据DQ可以通过数据输入和输出(I和O)缓冲器240而施加到图2的半导体控制器件2。要写入到第一存储体至第八存储体210a～210h之一中的数据DQ可以从半导体控制器件2传输到数据输入和输出(I和O)缓冲器240。施加到数据输入和输出(I和O)缓冲器240的数据DQ可以通过写入驱动器而写入到一个存储体阵列中。
图3是示出图2中所示的行地址和命令发生电路300a的电路图。虽然图3仅公开了行地址和命令发生电路300a以便于描述和更好地理解本公开，但是行地址和命令发生电路300b～300h中的每一个也可以在结构上与行地址和命令发生电路300a实质上相同。
参考图3，行地址和命令发生电路300a可以包括行地址发生器310和行命令发生器320。
行地址发生器310可以在行地址RA的基础上产生内部行地址CORE_ROW和行故障标志信号RFail_Flag0。行命令发生器320可以在行地址RA的基础上产生行命令iACT和iPRE。行命令发生器320可以是解码器。行命令iACT和iPRE可以输入到用于驱动一个或更多个字线的驱动电路(未示出)，使得行命令iACT和iPRE可以将与内部行地址CORE_ROW相对应的字线激活或预充电。
行地址发生器310可以包括行地址储存电路311、行错误校正电路312和行故障检测电路313。
行地址储存电路311可以将行地址RA储存在其中。行地址储存电路311可以是缓冲器。
行错误校正电路312可以校正行地址RA的一个或更多个错误，并且可以因此产生校正的行地址RA_ECC。行地址RA可以包括用于校正一个或更多个错误的错误校正码ECC比特位。行错误校正电路312可以使用ECC比特位来校正行地址RA的错误。
行故障检测电路313可以基于行地址RA与校正的行地址RA_ECC之间的比较结果来产生行故障标志信号RFail_Flag0。当行地址RA与校正的行地址RA_ECC不同时，行故障检测电路313可以激活行故障标志信号RFail_Flag0。当行地址RA与校正的行地址RA_ECC相同时，行故障检测电路313可以不激活行故障标志信号RFail_Flag0。行故障检测电路313可以包括异或(XOR)运算器XOR。
行命令发生器320可以是行命令解码器。从行命令发生器320产生的行命令可以是激活信号iACT或预充电信号iPRE。
行地址和命令发生电路300a可以通过检测行地址RA的故障部分(故障)来产生行故障标志信号RFail_Flag0。另外，行地址和命令发生电路300a可以基于具有未校正的错误的行地址RA来产生内部行地址CORE_ROW以及内部行命令iACT和iPRE。
图4是示出图2中所示的列地址和命令发生电路400a的电路图。虽然图4仅公开了列地址和命令发生电路400a以便于描述和更好地理解本公开，但是列地址和命令发生电路400b～400h中的每一个也可以在结构上与列地址和命令发生电路400a相同。
参考图4，列地址和命令发生电路400a可以包括列地址发生器410和列命令发生器420。
列地址发生器410可以基于列地址CA和写入标志信号WR_Flag来产生内部列地址CORE_COL。根据一个实施例，列地址发生器410可以基于列地址CA来产生列故障标志信号CFail_Flag0。列命令发生器420可以基于列地址CA和行故障标志信号RFail_Flag0来产生列命令iRead和iWrite。列命令iRead和iWrite可以输入到用于驱动一个或更多个位线的驱动电路(未示出)，使得列命令iRead和iWrite可以选择与内部列地址CORE_COL相对应的位线。列地址发生器410可以包括列地址储存电路411、列错误校正电路412、列故障检测电路413和选择电路414。
列地址储存电路411可以将列地址CA储存在其中。列地址储存电路411可以是缓冲器。
列错误校正电路412可以校正列地址CA的一个或更多个错误，并且因此可以产生校正的列地址CA_ECC。列地址CA可以包括用于校正一个或更多个错误的错误校正码(ECC)比特位。列错误校正电路412可以使用ECC比特位来校正列地址CA的错误。
列故障检测电路413可以基于列地址CA与校正的列地址CA_ECC之间的比较结果来产生列故障标志信号CFail_Flag0。当列地址CA与校正的列地址CA_ECC不同时，列故障检测电路413可以激活列故障标志信号CFail_Flag0。当列地址CA与校正的列地址CA_ECC相同时，列故障检测电路413可以不激活列故障标志信号CFail_Flag0。列故障检测电路413可以包括异或(XOR)运算器XOR。
选择电路414可以基于写入和读取标志信号WR_RDB_Flag来输出校正的列地址CA_ECC或列地址CA。当列地址CA的解码结果对应于写入命令时，写入标志信号WR_Flag可以被设置为“1”，并且与写入标志信号WR_Flag的由反相器INV1反相的所得值相对应的写入和读取标志信号WR_RDB_Flag可以被设置为零“0”。相反，当列地址CA的解码结果对应于读取命令时，写入标志信号WR_Flag可以被设置为零“0”，并且与写入标志信号WR_Flag的由反相器INV1反相的所得值相对应的写入和读取标志信号WR_RDB_Flag可以被设置为“1”。当写入和读取标志信号WR_RDB_Flag对应于零“0”时，即，当列地址CA的解码结果对应于写入命令时，选择电路414可以输出校正列地址CA_ECC。另外，当写入和读取标志信号WR_RDB_Flag对应于“1”时，即，当列地址CA的解码结果对应于读取命令时，选择电路414可以输出列地址CA。
列命令发生器420可以基于列地址CA产生内部命令(即，读取命令iRead或写入命令iWrite)。列命令发生器420可以包括命令解码器421和写入命令发生器422。
命令解码器421可以通过对列地址CA解码来产生读取命令iRead或写入标志信号WR_Flag0。
写入命令发生器422可以基于写入标志信号WR_Flag0和行故障标志信号RFail_Flag0来产生写入命令iWrite。例如，当写入标志信号WR_Flag0被激活并且行故障标志信号RFail_Flag0被去激活时，写入命令发生器422可以激活写入命令iWrite。
写入命令发生器422可以包括：用于将行故障标志信号RFail_Flag反相的反相器INV2、用于执行写入标志信号WR_Flag0和反相的行故障标志信号的逻辑与运算的与运算器AND、以及用于将与运算器AND的输出信号延迟的延迟电路DLY。延迟电路DLY的延迟量可以与列错误校正电路412的延迟量实质相同。因此，假设列地址CA所经过的其他电路(例如，列地址储存电路411、命令解码器421、反相器INV和与运算器AND)的延迟量与列错误校正电路412的延迟量相比被认为是可忽略的，则产生校正的列地址CA_ECC的时间点可以与产生写入命令iWrite的时间点实质相同。
如果列地址CA的解码结果对应于读取命令iRead，则列命令发生器420可以输出读取命令iRead。相反，如果列地址CA的解码结果对应于写入命令iWrite，则列命令发生器420可以仅在行故障标志信号RFail_Flag0被去激活时(即，仅当行地址RA中没有发生故障部分时)输出写入命令iWrite。结果，在读取操作期间，即使在行地址RA或列地址CA中发生故障部分，列地址和命令发生电路400a也可以执行用于故障的地址的读取操作，可以通知半导体控制器件2执行读取操作，并且因此可以防止操作速度的降低。相反，在写入操作期间，当在行地址RA中发生故障部分时，列地址和命令发生电路400a可以不执行写入操作。如果写入操作期间在行地址RA中没有发生故障部分，则列地址和命令发生电路400a可以执行用于校正的列地址CA的写入操作，从而提高数据的准确性。
图5是示出根据本公开的一个实施例的地址和命令发生电路100的操作的流程图。
参考图5，可以将行地址RA输入到地址和命令发生电路100(S110)。输入的行地址RA可以储存在行地址储存电路311中。
地址和命令发生电路100可以检测行地址RA中存在或不存在故障部分(S120)。尽管未在图5中示出，但是行错误校正电路312可以基于行地址RA来产生校正的行地址RA_ECC。行故障检测电路313可以基于行地址RA与校正的行地址RA_ECC之间的比较结果来检测行地址RA中存在或不存在故障部分。
然后，可以根据行地址RA中存在或不存在故障部分来产生行故障标志信号RFail_Flag0(S130)。如果检测到行地址RA的故障部分，则行故障检测电路313可以激活行故障标志信号RFail_Flag0。如果未检测到行地址RA的故障部分，则行故障检测电路313可以将行故障标志信号RFail_Flag0去激活。
在检测行地址RA的故障部分S120之后，可以将列地址CA输入到地址和命令发生电路100(S140)。用于将列地址CA输入到地址和命令发生电路100的步骤S140也可以根据需要在产生行故障标志信号RFail_Flag0的步骤S130终结之前执行。输入的列地址CA可以储存在列地址储存电路411中。
之后，地址和命令发生电路100可以确定输入的列地址CA是否对应于读取命令iRead(S150)。所述确定步骤S150可以根据读取命令iRead是否基于列地址CA的解码结果而被激活来执行。
如果输入的列地址CA对应于读取命令iRead(S150中的“是”)，则地址和命令发生电路100可以执行读取操作(S160)。在这种情况下，当行地址RA或列地址CA中发生故障部分时，地址错误信号AERR_OUT可以被激活。根据一个实施例，地址和命令发生电路100可以执行读取操作，而不管行地址RA或列地址CA中存在或不存在故障部分。
当输入的列地址CA不对应于读取命令iRead时(即，当写入标志信号WR_Flag被激活时)(S150中的“否”)，地址和命令发生电路100可以确定行地址RA中存在或不存在故障部分(S170)。写入命令发生器422可以基于在产生行故障标志信号RFail_Flag0的步骤S130中产生的行故障标志信号RFail_Flag0来确定行地址RA中存在或不存在故障部分。
当行地址RA中发生故障部分时(即，当行故障标志信号RFail_Flag0被激活时)(S170中的“是”)，地址和命令发生电路100可以不执行任何操作(S180)。
当行地址RA中未发生故障部分时(即，当行故障标志信号RFail_Flag被去激活时)(S170中的“否”)，地址和命令发生电路100可以执行写入操作(S190)。由于写入命令发生器422仅在行地址RA中不存在故障部分时产生写入命令iWrite，因此写入操作可以在行地址RA中不存在故障部分时被执行。在这种情况下，如果列地址CA中发生故障部分，则列错误校正电路412可以校正列地址CA的错误，并且可以因此产生校正的列地址CA_ECC。由于写入和读取标志信号WR_RDB_Flag被去激活，所以选择电路414可以输出校正的列地址CA_ECC。列故障检测电路413可以基于列地址CA与校正的列地址CA_ECC之间的比较结果来产生列故障标志信号CFail_Flag0。
图6是示出根据本公开的一个实施例的地址和命令发生电路100的一些信号的时序图。在图6中，假设行地址RA和列地址CA在时钟信号CLK的上升沿和下降沿被输入到地址和命令发生电路100四次。
参考图6，行地址R0、R1、R2和R3可以分别在时间点t1、t2、t3和t4输入。尽管图6的实施例假设行地址RA被输入四次并且是在时钟信号CLK的上升沿和下降沿被输入以便于描述和更好地理解本公开，但是本公开内容的范围或精神不限于此。行地址RA的输入次数的数量可以根据地址和命令输入端子的数量、存储单元的字线的数量、存储单元的存储体的数量等来改变。如果需要，行地址RA可以仅在时钟信号CLK的上升沿输入，或者也可以仅在时钟信号CLK的下降沿输入。
如果行地址R0～R3在时间点t5输入，则与行地址R0～R3相对应的字线可以被激活。根据一个实施例，不管行地址R0～R3中存在或不存在故障部分，与行地址R0～R3相对应的字线都可以被激活。
行故障标志信号RFail_Flag0可以在时间点t6产生。根据行地址R0～R3中存在或不存在故障部分，行故障标志信号RFail_Flag0可以被激活或去激活。时间点t6可以指示行错误校正电路312的潜伏时间(即，行ECC潜伏时间)从时间点t2开始已经经过的特定时间。
列地址C0、C1、C0和C1可以分别在时间点t7、t8、t9和t10输入。列地址C0、C1、C0和C1的上述操作仅是本公开的与行地址RA相同方式的一个示例，列地址的输入次数的数量或者列地址的输入时间点可以根据需要来改变。图6中示出了在时间点t1输入行地址R0与在时间点t7输入列地址C0之间的延迟量tRCD。
当列地址C0和C1中的每个对应于读取命令并且列地址C0和C1在时间点t11输入时，可以选择与列地址C0和C1相对应的位线。根据一个实施例，当所述列地址中的每个对应于读取命令时，可以选择与列地址C0和C1相对应的位线，所述列地址C0和C1中的每个具有未校正的错误。
列故障标志信号CFail_Flag0可以在时间点t12产生。列故障标志信号CFail_Flag0可以根据列地址C0和C1中存在或不存在故障部分而被激活或去激活。时间点t12可以指示列错误校正电路412的潜伏时间(即，列ECC潜伏时间)从时间点t8开始已经经过的特定时间。
当列地址C0和C1中的每个对应于写入命令(即，写入标志信号WR_Flag)并且行地址RA不具有故障部分时，可以在时间点t13选择与列地址C0和C1相对应的位线。例如，当写入标志信号WR_Flag被激活并且行故障标志信号RFail_Flag0被去激活时，可以选择与列地址C0和C1相对应的位线。当写入标志信号WR_Flag被激活并且行故障标志信号RFail_Flag0被激活时，可以不选择与列地址C0和C1相对应的位线。
从图6可以看出，因为读取操作是对输入的列地址CA而不是对列地址CA_ECC执行，所以读取操作可以在列故障标志信号CFail_Flag0的产生之前(即，在列地址C0和C1中的故障部分的检测之前)执行。相反，因为写入操作是对校正的列地址C0和C1执行，所以写入操作可以在列故障标志信号CFail_Flag0的产生之后(即，在列地址C0和C1中的故障部分的检测之后)执行。
尽管未在图6中示出，但是即使在行地址RA中发生故障部分时也可以执行读取操作。相反，当在行地址RA中发生故障部分时，可以不执行写入操作。
换言之，虽然本公开的实施例可以在行地址RA或列地址CA中发生故障部分时执行读取操作，但是本公开的实施例可以在行地址RA中发生故障部分时不执行写入操作。
即使当行地址RA或列地址CA中发生故障部分时，本公开的实施例也可以执行用于故障的行地址RA或故障的列地址CA的读取操作，从而防止操作速度降低。当行地址RA中发生故障部分时，本公开的实施例可以不执行写入操作。当故障部分未发生在行地址RA中而发生在列地址CA中时，本公开的实施例可以执行用于校正的列地址的写入操作，使得可以储存准确的数据。
上述描述已经公开了对实施例的详细说明。作为参考，实施例可以包括在需要时用于更好地理解本发明的附加结构，尽管所述附加结构不直接与本公开的技术构思相关联。另外，用于指示信号和电路的去激活状态的高电平激活(Active High)结构或低电平激活(Active Low)结构可以根据实施例改变。上述电路的修改可以非常频繁地产生，使得可以存在非常多种的情况，并且本领域技术人员可以容易地理解相关的修改，因此，为了描述方便起见，这里将省略其详细描述。
从以上描述明显可见的是，本公开的实施例可以通过区分读取命令和写入命令来校正地址和/或命令的至少一个错误。因此，本公开的实施例可以实现对读取命令的快速响应，并且可以保证与写入命令相关联的数据的准确性。
本领域技术人员将理解，在不脱离本公开的精神和必要特征的情况下，可以以除了本文所述之外的其他特定方式来实施实施例。因此，上述实施例在所有方面都应被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其法律等同物确定，而不是由以上描述确定。此外，在所附权利要求的含义和等同范围内的所有变化都旨在包含在其中。另外，对于本领域技术人员明显的是，在所附权利要求中未明确互相引用的权利要求可以作为实施例组合地呈现，或者在提交申请之后通过随后的修改被包括为新的权利要求。
尽管已经描述了许多说明性的实施例，但是应该理解，能够由本领域技术人员设计出的许多其他修改和实施例将落入本公开原理的精神和范围内。特别地，在本公开、附图和所附权利要求的范围内的组成部分和/或布置中可以进行多种变化和修改。除了所述组成部分和/或布置的变化和修改之外，替代性的使用对于本领域技术人员而言也是明显的。
(附图标记说明)
3：主机；10：半导体系统；2：半导体控制器件；1：半导体器件

Claims (12)

1.一种地址和命令发生电路，包括：
列地址发生器，其被配置为：校正列地址的错误，当所述列地址对应于读取命令时基于未校正的列地址来产生内部列地址，以及当所述列地址对应于写入命令时基于校正的列地址来产生所述内部列地址，
其中，所述列地址发生器包括：
列错误校正电路，其被配置为校正所述列地址的错误；以及
选择电路，其被配置为：当所述列地址对应于所述读取命令时选择所述未校正的列地址的至少一些部分作为所述内部列地址，以及当所述列地址对应于所述写入命令时选择所述列错误校正电路的输出信号作为所述内部列地址。
2.根据权利要求1所述的地址和命令发生电路，其中，所述列地址发生器还包括：
列地址储存电路，其被配置为储存所述列地址。
3.根据权利要求2所述的地址和命令发生电路，其中，所述列地址发生器还包括：
列故障检测电路，其被配置为基于所述列地址与所述校正的列地址之间的比较结果来产生列故障标志信号。
4.根据权利要求1所述的地址和命令发生电路，还包括：
行地址发生器，其被配置为基于行地址来产生内部行地址和行故障标志信号，
其中，所述行地址发生器包括：
行地址储存电路，其被配置为储存所述行地址，以及输出所述行地址的至少一些部分作为所述内部行地址；
行错误校正电路，其被配置为校正所述行地址的错误；以及
行故障检测电路，其被配置为基于所述行地址与校正的行地址之间的比较结果来产生所述行故障标志信号。
5.一种地址和命令发生电路，包括：
行地址发生器，其被配置为：产生行地址的至少一些部分作为内部行地址，校正所述行地址的错误，以及基于所述行地址和校正的行地址来产生行故障标志信号；
行命令发生器，其被配置为基于所述行地址来产生激活信号或预充电信号；
列地址发生器，其被配置为：校正列地址的错误，以及基于写入标志信号来选择性地输出所述列地址的至少一些部分或校正的列地址作为内部列地址；以及
列命令发生器，其被配置为基于所述列地址和所述行故障标志信号来产生读取命令、所述写入标志信号、或写入命令。
6.根据权利要求5所述的地址和命令发生电路，其中：
所述列地址发生器被配置为当所述写入标志信号被激活时输出所述校正的列地址；以及
所述列地址发生器被配置为当所述写入标志信号被去激活时输出所述列地址的至少一些部分。
7.根据权利要求5所述的地址和命令发生电路，其中，所述列地址发生器包括：
列地址储存电路，其被配置为储存所述列地址；
列错误校正电路，其被配置为校正所述列地址的错误；以及
选择电路，其被配置为：当所述写入标志信号被去激活时选择所述列地址储存电路的输出信号的至少一些部分作为所述内部列地址，以及当所述写入标志信号被激活时选择所述列错误校正电路的输出信号作为所述内部列地址。
8.根据权利要求5所述的地址和命令发生电路，其中，所述列地址发生器还包括：
列故障检测电路，其被配置为基于所述列地址和所述校正的列地址之间的比较结果来产生列故障标志信号。
9.根据权利要求5所述的地址和命令发生电路，其中，所述列命令发生器包括：
列解码器，其被配置为通过对所述列地址解码来产生所述读取命令或所述写入标志信号；以及
写入命令发生器，其被配置为基于所述写入标志信号和所述行故障标志信号来产生所述写入命令。
10.根据权利要求9所述的地址和命令发生电路，其中，所述写入命令发生器被配置为当所述行故障标志信号被去激活时产生所述写入命令。
11.根据权利要求9所述的地址和命令发生电路，其中，所述写入命令发生器还包括：
延迟电路，其被配置为将所述写入命令延迟与通过校正所述列地址所产生的延迟量实质上相同的延迟量。
12.根据权利要求5所述的地址和命令发生电路，其中，所述行地址发生器包括：
行地址储存电路，其被配置为：储存所述行地址，以及输出所述行地址的至少一些部分作为所述内部行地址；
行错误校正电路，其被配置为校正所述行地址的错误；以及
行故障检测电路，其被配置为基于所述行地址与所述校正的行地址之间的比较结果来产生所述行故障标志信号。
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