JPH0817185A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0817185A JPH0817185A JP6148001A JP14800194A JPH0817185A JP H0817185 A JPH0817185 A JP H0817185A JP 6148001 A JP6148001 A JP 6148001A JP 14800194 A JP14800194 A JP 14800194A JP H0817185 A JPH0817185 A JP H0817185A
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Abstract
(57)【要約】
【目的】 半導体記憶装置の高速読み出しモードである
ファーストページモード動作時において、アドレスノイ
ズの影響を低減して誤動作を防止するとともに、ライト
サイクルの後のリード時間とリードサイクルの後のリー
ド時間とを同じにして不安定な動作を防止する。 【構成】 半導体記憶装置の列デコーダ及びセンスアン
プを制御する列動作制御回路１ａを、外部から入力され
る列アドレスストローブ信号に基づいて、列アドレスを
取り込むためのアドレス取り込み開始信号を発生するア
ドレス取り込み開始信号発生回路５と、上記アドレス取
り込み開始信号に基づき読み出しトリガー信号を発生す
る読み出しトリガー発生回路７と、上記読み出しトリガ
ー信号に基づき制御信号を発生する列高速アクセス動作
制御回路７とから構成し、読み出し及び書き込みサイク
ルごとに上記制御信号を発生する構成とした。
ファーストページモード動作時において、アドレスノイ
ズの影響を低減して誤動作を防止するとともに、ライト
サイクルの後のリード時間とリードサイクルの後のリー
ド時間とを同じにして不安定な動作を防止する。 【構成】 半導体記憶装置の列デコーダ及びセンスアン
プを制御する列動作制御回路１ａを、外部から入力され
る列アドレスストローブ信号に基づいて、列アドレスを
取り込むためのアドレス取り込み開始信号を発生するア
ドレス取り込み開始信号発生回路５と、上記アドレス取
り込み開始信号に基づき読み出しトリガー信号を発生す
る読み出しトリガー発生回路７と、上記読み出しトリガ
ー信号に基づき制御信号を発生する列高速アクセス動作
制御回路７とから構成し、読み出し及び書き込みサイク
ルごとに上記制御信号を発生する構成とした。
Description
【０００１】
【産業上の利用分野】この発明は、同一の行アドレスの
データを高速に読み出すことができるファーストページ
モード機能を備える半導体記憶装置に関するものであ
る。
データを高速に読み出すことができるファーストページ
モード機能を備える半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置において、
同一の行アドレスからのデータの読み出しは、異なる行
アドレスについてのデータの読み出しよりも、高速に実
行される場合がある。なぜなら、メモリセルに蓄えられ
ている電荷をセンスしてデータを読み出すセンスアンプ
によりセンス動作が完了した時点において、同一の行ア
ドレスについての全てのデータがセンスアンプの出力に
存在するから、単に列アドレスを切り替えることによっ
てこれらのデータを選択することができるからである。
したがって、ある行アドレスを選択した後、ある列アド
レスによりコラム選択線を立ちあげて１つのデータの読
み出し、次に別の列アドレスにより別のコラム選択線を
立ちあげて別のデータの読み出しを行うことができて、
行アドレスを同一のままとしながらその行のデータを次
々に読み出すことができる。この動作に基づくデータの
高速読み出しの動作モードがいくつか提案されている。
同一の行アドレスからのデータの読み出しは、異なる行
アドレスについてのデータの読み出しよりも、高速に実
行される場合がある。なぜなら、メモリセルに蓄えられ
ている電荷をセンスしてデータを読み出すセンスアンプ
によりセンス動作が完了した時点において、同一の行ア
ドレスについての全てのデータがセンスアンプの出力に
存在するから、単に列アドレスを切り替えることによっ
てこれらのデータを選択することができるからである。
したがって、ある行アドレスを選択した後、ある列アド
レスによりコラム選択線を立ちあげて１つのデータの読
み出し、次に別の列アドレスにより別のコラム選択線を
立ちあげて別のデータの読み出しを行うことができて、
行アドレスを同一のままとしながらその行のデータを次
々に読み出すことができる。この動作に基づくデータの
高速読み出しの動作モードがいくつか提案されている。
【０００３】ファーストページモードはそれらのうちの
１つであり、同一の行アドレスのもとで複数の列アドレ
スを切り替えることにより、ＤＲＡＭのセンスアンプに
存在しているデータを読み出し及び書き込みするモード
である。列アドレスの指定はランダムであり、中程度の
サイクル時間を実現できる。
１つであり、同一の行アドレスのもとで複数の列アドレ
スを切り替えることにより、ＤＲＡＭのセンスアンプに
存在しているデータを読み出し及び書き込みするモード
である。列アドレスの指定はランダムであり、中程度の
サイクル時間を実現できる。
【０００４】従来のファーストページモード機能を備え
るＤＲＡＭは、行アドレス（Ｒｏｗアドレス）を取り込
んでワード線を立ち上げた後に、スタティックな列アド
レス（Ｃｏｌｕｍｎアドレス）の変化を検知し、これを
トリガーにして各種制御信号を発生してリード動作を行
う回路構成を採用している。
るＤＲＡＭは、行アドレス（Ｒｏｗアドレス）を取り込
んでワード線を立ち上げた後に、スタティックな列アド
レス（Ｃｏｌｕｍｎアドレス）の変化を検知し、これを
トリガーにして各種制御信号を発生してリード動作を行
う回路構成を採用している。
【０００５】図５は従来のファーストページモード機能
を備える半導体記憶装置（ＤＲＡＭ）の一部を構成する
コラム系動作制御回路１ｂを示す機能ブロック図であ
る。同図において、／ＣＡＳは列アドレスを読み込むた
めの列アドレスストローブ，／ＷＥはデータを書き込む
ための書き込み制御信号，Ａ0〜ＡN は読み出し及び書
き込みアドレスを指定するアドレス信号であり、それぞ
れＤＲＡＭの外部から与えられる。
を備える半導体記憶装置（ＤＲＡＭ）の一部を構成する
コラム系動作制御回路１ｂを示す機能ブロック図であ
る。同図において、／ＣＡＳは列アドレスを読み込むた
めの列アドレスストローブ，／ＷＥはデータを書き込む
ための書き込み制御信号，Ａ0〜ＡN は読み出し及び書
き込みアドレスを指定するアドレス信号であり、それぞ
れＤＲＡＭの外部から与えられる。
【０００６】２は／ＣＡＳに基づきコラムアドレスをラ
ッチするためのコラムアドレスラッチ信号ＣＡＬを発生
する制御信号発生回路、３は／ＷＥに基づき書き込み制
御信号Ｗを発生するライトバッファ、４−１〜４−（Ｎ
＋１）はアドレス信号Ａ0〜ＡNについてそれぞれバッフ
ァ処理し、ＣＡＬの活性期間のみ内部アドレス信号ＣＡ
0〜ＣＡNとして出力するコラムアドレスバッファ、６−
１〜６−（Ｎ＋１）は内部アドレス信号ＣＡ0〜ＣＡNを
それぞれ受け、内部アドレス信号がＨ→Ｌ又はＬ→Ｈに
変化した時、即ちアドレスが変化した時に１ショットパ
ルスのアドレス変化信号ＣＡＴ0〜ＣＡＴNを発生するＣ
ＡＴ回路、１６は書き込み制御信号Ｗに基づき書き込み
完了パルスＷＴを発生するＷＴ発生回路、１７は書き込
み完了パルスＷＴ，アドレス変化信号ＣＡＴ0〜ＣＡＴN
に基づきリード動作開始のトリガーとなる１ショットパ
ルスのリードサイクルトリガー信号ＡＴＤを発生し、こ
れに基づきコラムデコーダイネーブル信号ＣＤＥ、プリ
アンプイネーブル信号ＰＡＥ、データアウトプット信号
ＤＯＴを生成するＡＴＤ回路・コラム系制御回路であ
る。これらＣＤＥ，ＰＡＥ，ＤＯＴはそれぞれコラムデ
コーダ８、プリアンプ９及びＯＥＭ発生回路１０に供給
される。
ッチするためのコラムアドレスラッチ信号ＣＡＬを発生
する制御信号発生回路、３は／ＷＥに基づき書き込み制
御信号Ｗを発生するライトバッファ、４−１〜４−（Ｎ
＋１）はアドレス信号Ａ0〜ＡNについてそれぞれバッフ
ァ処理し、ＣＡＬの活性期間のみ内部アドレス信号ＣＡ
0〜ＣＡNとして出力するコラムアドレスバッファ、６−
１〜６−（Ｎ＋１）は内部アドレス信号ＣＡ0〜ＣＡNを
それぞれ受け、内部アドレス信号がＨ→Ｌ又はＬ→Ｈに
変化した時、即ちアドレスが変化した時に１ショットパ
ルスのアドレス変化信号ＣＡＴ0〜ＣＡＴNを発生するＣ
ＡＴ回路、１６は書き込み制御信号Ｗに基づき書き込み
完了パルスＷＴを発生するＷＴ発生回路、１７は書き込
み完了パルスＷＴ，アドレス変化信号ＣＡＴ0〜ＣＡＴN
に基づきリード動作開始のトリガーとなる１ショットパ
ルスのリードサイクルトリガー信号ＡＴＤを発生し、こ
れに基づきコラムデコーダイネーブル信号ＣＤＥ、プリ
アンプイネーブル信号ＰＡＥ、データアウトプット信号
ＤＯＴを生成するＡＴＤ回路・コラム系制御回路であ
る。これらＣＤＥ，ＰＡＥ，ＤＯＴはそれぞれコラムデ
コーダ８、プリアンプ９及びＯＥＭ発生回路１０に供給
される。
【０００７】また、図６にコラムアドレスバッファ４−
（Ｎ＋１）の内部構成を示す。同図において、１２はア
ドレス信号ＡN及びコラムアドレスバッファの活性化信
号φ3を入力とするＮＯＲ、１８はＣＡＬ及びＣＡＬを
インバータ１１により反転した信号により制御され、Ｎ
ＯＲゲート１２の出力を内部アドレス信号ＣＡNとして
出力するクロックドインバータである。コラムアドレス
バッファの活性化信号φ3 は図示しない行アドレススト
ローブ／ＲＡＳを遅延させて生成されたものであり、／
ＲＡＳがＬレベルである期間においてコラムアドレスバ
ッファ４−１〜４−（Ｎ＋１）を活性化させるためのも
のである。なお、他のコラムアドレスバッファ４−１〜
４−Ｎの構成も図６に示されたものと同じである。
（Ｎ＋１）の内部構成を示す。同図において、１２はア
ドレス信号ＡN及びコラムアドレスバッファの活性化信
号φ3を入力とするＮＯＲ、１８はＣＡＬ及びＣＡＬを
インバータ１１により反転した信号により制御され、Ｎ
ＯＲゲート１２の出力を内部アドレス信号ＣＡNとして
出力するクロックドインバータである。コラムアドレス
バッファの活性化信号φ3 は図示しない行アドレススト
ローブ／ＲＡＳを遅延させて生成されたものであり、／
ＲＡＳがＬレベルである期間においてコラムアドレスバ
ッファ４−１〜４−（Ｎ＋１）を活性化させるためのも
のである。なお、他のコラムアドレスバッファ４−１〜
４−Ｎの構成も図６に示されたものと同じである。
【０００８】また、図７はコラム系制御回路１７の一部
であって、ＡＴＤを発生するＡＴＤパルス発生回路の回
路図である。同図において、φ1はＡＴＤの発生を制御
する信号であり、ＬレベルでＡＴＤが発生する。φ2 は
／ＲＡＳがＨレベルとなりＤＲＡＭの動作が終了した時
にＡＴＤをリセットするための信号であり、／ＲＡＳが
Ｌレベルの期間はＬレベルである。コラム系回路動作が
スタートし、φ1，φ2がともにＬレベルとなるとＡＴＤ
はＬレベルとなる。
であって、ＡＴＤを発生するＡＴＤパルス発生回路の回
路図である。同図において、φ1はＡＴＤの発生を制御
する信号であり、ＬレベルでＡＴＤが発生する。φ2 は
／ＲＡＳがＨレベルとなりＤＲＡＭの動作が終了した時
にＡＴＤをリセットするための信号であり、／ＲＡＳが
Ｌレベルの期間はＬレベルである。コラム系回路動作が
スタートし、φ1，φ2がともにＬレベルとなるとＡＴＤ
はＬレベルとなる。
【０００９】１１−１，１１−２はインバータ、１３−
１〜１３−４及び１４−１，１４−２はφ1、φ2に基づ
きインバータ１１−１に信号を与えてＡＴＤを発生させ
るためのＰｃｈトランジスタ及びＮｃｈトランジスタ、
１５−１〜１５−（Ｎ＋２）はＣＡＴ0〜ＣＡＴN、Ｗを
それぞれ受けてインバータ１１ー１の入力を接地するＮ
ｃｈトランジスタである。ファーストページモード動作
において、ロウアドレスが決定し、ワード線が立ち上が
ってコラム系の回路動作が開始されると、φ1がＬレベ
ルとなるのでＡＴＤ発生が可能になる。
１〜１３−４及び１４−１，１４−２はφ1、φ2に基づ
きインバータ１１−１に信号を与えてＡＴＤを発生させ
るためのＰｃｈトランジスタ及びＮｃｈトランジスタ、
１５−１〜１５−（Ｎ＋２）はＣＡＴ0〜ＣＡＴN、Ｗを
それぞれ受けてインバータ１１ー１の入力を接地するＮ
ｃｈトランジスタである。ファーストページモード動作
において、ロウアドレスが決定し、ワード線が立ち上が
ってコラム系の回路動作が開始されると、φ1がＬレベ
ルとなるのでＡＴＤ発生が可能になる。
【００１０】次に動作について、図８のタイミングチャ
ートを用いて説明する。同図は従来のＤＲＡＭのファー
ストページモード時におけるリード動作及びライト動作
のタイミングを示す。同図のサイクル１〜３、５、６で
リード動作が行われ、サイクル４でライト動作が行われ
る。なお、同図のサイクル１〜３の例では同じコラムア
ドレスのデータを繰り返し読み出している。
ートを用いて説明する。同図は従来のＤＲＡＭのファー
ストページモード時におけるリード動作及びライト動作
のタイミングを示す。同図のサイクル１〜３、５、６で
リード動作が行われ、サイクル４でライト動作が行われ
る。なお、同図のサイクル１〜３の例では同じコラムア
ドレスのデータを繰り返し読み出している。
【００１１】／ＲＡＳが立ち下がることにより動作が開
始される。まず、／ＲＡＳ立ち下がりにおいてアドレス
信号Ａ0〜ＡNからロウアドレスＸがラッチされることに
より所定のワード線が選択される。これによりＤＲＡＭ
の動作が開始される。すなわち、ワード線が立ち上が
り、選択された行アドレスの複数のメモリセルからセン
スアンプによりデータが読み出される。複数のビット線
にデータが得られると、次にコラム系の動作が開始され
る。
始される。まず、／ＲＡＳ立ち下がりにおいてアドレス
信号Ａ0〜ＡNからロウアドレスＸがラッチされることに
より所定のワード線が選択される。これによりＤＲＡＭ
の動作が開始される。すなわち、ワード線が立ち上が
り、選択された行アドレスの複数のメモリセルからセン
スアンプによりデータが読み出される。複数のビット線
にデータが得られると、次にコラム系の動作が開始され
る。
【００１２】まず、リードサイクルであるサイクル１に
おける動作について説明する。／ＲＡＳが立ち下がると
φ1、φ2も立ち下がり、続いてφ3も立ち下がる。する
と、図７のＰｃｈトランジスタ１３−１、１３−２、１
３−４がオンし、インバータ１１−１の入力がＨレベル
になるからＡＴＤはＬレベルになる。これによりＣＤ
Ｅ，ＰＡＥ，ＤＯＴがそれぞれアクティブになる。ま
た、ファーストページモードにおいては、／ＣＡＳを遅
延させて作成され、アドレス信号Ａ0〜ＡNがロウアドレ
スＸからコラムアドレスＹ0に変化することによりＣＡ
ＬがＬレベルになるので、コラムアドレスバッファ４−
１〜４−（Ｎ＋１）もアクティブとなり、ＣＡＴ回路６
−１〜６−（Ｎ＋１）にアドレス信号Ａ0〜ＡNが内部ア
ドレス信号ＣＡ0〜ＣＡNとして入力される。
おける動作について説明する。／ＲＡＳが立ち下がると
φ1、φ2も立ち下がり、続いてφ3も立ち下がる。する
と、図７のＰｃｈトランジスタ１３−１、１３−２、１
３−４がオンし、インバータ１１−１の入力がＨレベル
になるからＡＴＤはＬレベルになる。これによりＣＤ
Ｅ，ＰＡＥ，ＤＯＴがそれぞれアクティブになる。ま
た、ファーストページモードにおいては、／ＣＡＳを遅
延させて作成され、アドレス信号Ａ0〜ＡNがロウアドレ
スＸからコラムアドレスＹ0に変化することによりＣＡ
ＬがＬレベルになるので、コラムアドレスバッファ４−
１〜４−（Ｎ＋１）もアクティブとなり、ＣＡＴ回路６
−１〜６−（Ｎ＋１）にアドレス信号Ａ0〜ＡNが内部ア
ドレス信号ＣＡ0〜ＣＡNとして入力される。
【００１３】コラムアドレスはＣＡＬの立ち下がりにお
いて入力されるが、ファーストページモードにおいては
コラムアドレスが変化するごとに対応してアドレスを確
定する必要があるので、ＣＡＴ回路６−１〜６−Ｎにお
いてコラムアドレスの変化を検知し、これをトリガーに
してリード動作を行う回路構成をとっている。すなわち
図８において、サイクル１ではロウアドレス確定後にア
ドレスＡ0〜ＡNが変化してＣＡＴ0〜ＣＡＴNのいずれか
Ｈレベルになる。これによりＡＴＤがＨレベルとなり、
コラムアドレスに対応するデータＤをリードする。
いて入力されるが、ファーストページモードにおいては
コラムアドレスが変化するごとに対応してアドレスを確
定する必要があるので、ＣＡＴ回路６−１〜６−Ｎにお
いてコラムアドレスの変化を検知し、これをトリガーに
してリード動作を行う回路構成をとっている。すなわち
図８において、サイクル１ではロウアドレス確定後にア
ドレスＡ0〜ＡNが変化してＣＡＴ0〜ＣＡＴNのいずれか
Ｈレベルになる。これによりＡＴＤがＨレベルとなり、
コラムアドレスに対応するデータＤをリードする。
【００１４】このことをさらに説明すると、コラムアド
レス信号にＨレベル→ＬレベルあるいはＬレベル→Ｈレ
ベルの変化が生じると、この変化をＣＡＴ回路６−１〜
６−（Ｎ＋１）のいずれかが検知し、１ショットパルス
を発生する。このパルス（ＣＡＴ0〜ＣＡＴN）によりリ
ードサイクルのトリガーとなるＡＴＤ信号が作られる。
すなわち、図７に示す回路において、ＣＡＴ0〜ＣＡＴN
のいずれかがＨレベルになると、それに対応してＮｃｈ
トランジスタ１５−１〜１５−（Ｎ＋１）のいずれかが
オンになり、インバータ１１−１の入力がＬレベルにな
る。したがって、ＡＴＤはＨレベルになる。
レス信号にＨレベル→ＬレベルあるいはＬレベル→Ｈレ
ベルの変化が生じると、この変化をＣＡＴ回路６−１〜
６−（Ｎ＋１）のいずれかが検知し、１ショットパルス
を発生する。このパルス（ＣＡＴ0〜ＣＡＴN）によりリ
ードサイクルのトリガーとなるＡＴＤ信号が作られる。
すなわち、図７に示す回路において、ＣＡＴ0〜ＣＡＴN
のいずれかがＨレベルになると、それに対応してＮｃｈ
トランジスタ１５−１〜１５−（Ｎ＋１）のいずれかが
オンになり、インバータ１１−１の入力がＬレベルにな
る。したがって、ＡＴＤはＨレベルになる。
【００１５】このように、内部コラムアドレスが変化す
ることにより１ショットパルス（ＣＡＴ0〜ＣＡＴN）が
発生し、ＡＴＤは一旦Ｈレベルになり、コラムデコーダ
・プリアンプ・ＯＥＭ制御回路の活性化を行う信号ＣＤ
Ｅ，ＰＡＥ，ＤＯＴがアクティブとなるから、コラムア
ドレスＹ0に基づき所定のリード動作が行われてデータ
Ｄが出力される。
ることにより１ショットパルス（ＣＡＴ0〜ＣＡＴN）が
発生し、ＡＴＤは一旦Ｈレベルになり、コラムデコーダ
・プリアンプ・ＯＥＭ制御回路の活性化を行う信号ＣＤ
Ｅ，ＰＡＥ，ＤＯＴがアクティブとなるから、コラムア
ドレスＹ0に基づき所定のリード動作が行われてデータ
Ｄが出力される。
【００１６】サイクル２においては、／ＣＡＳがＨレベ
ルとなることによりＣＡＬがＬレベルになり、コラムア
ドレスがＣＡＴ回路６−１〜６−（Ｎ＋１）に入力され
ても、コラムアドレスは前サイクルの場合と同じＹ0 で
あるのでアドレス変化は検知されず、１ショットパルス
（ＣＡＴ0〜ＣＡＴN）は発生せず、ＡＴＤは非活性（Ｌ
レベル）のままとなる。そのためコラム系回路制御信号
ＣＤＥ，ＰＡＥ，ＤＯＴは発生しない。しかし、リード
サイクルであるので出力バッファにラッチされていた前
サイクルのリードデータＤをそのまま出力する。他の読
み出しサイクル３においてもコラムアドレスはＹ0のま
ま変化しないから、サイクル２の場合と同様に動作す
る。
ルとなることによりＣＡＬがＬレベルになり、コラムア
ドレスがＣＡＴ回路６−１〜６−（Ｎ＋１）に入力され
ても、コラムアドレスは前サイクルの場合と同じＹ0 で
あるのでアドレス変化は検知されず、１ショットパルス
（ＣＡＴ0〜ＣＡＴN）は発生せず、ＡＴＤは非活性（Ｌ
レベル）のままとなる。そのためコラム系回路制御信号
ＣＤＥ，ＰＡＥ，ＤＯＴは発生しない。しかし、リード
サイクルであるので出力バッファにラッチされていた前
サイクルのリードデータＤをそのまま出力する。他の読
み出しサイクル３においてもコラムアドレスはＹ0のま
ま変化しないから、サイクル２の場合と同様に動作す
る。
【００１７】次に、ライトサイクルであるサイクル４及
びライトサイクル直後のリードサイクルであるサイクル
５における動作について説明する。図８のサイクル４で
はコラムアドレスＹ0に対してライト動作が行われる。
すなわち、／ＷＥ書き込み制御信号がＬレベルになる
と、ライトバッファ３が出力する書き込み制御信号Ｗが
Ｈレベルになり、そして、この立ち上がりにおいて、Ａ
ＴＤ回路・コラム系制御回路１７の図示しないコラム系
制御回路は所定のＣＤＥ，ＰＡＥを生成する。このよう
に、ライトサイクルにおいてはＡＴＤによらずＣＤＥ，
ＰＡＥが発生する。
びライトサイクル直後のリードサイクルであるサイクル
５における動作について説明する。図８のサイクル４で
はコラムアドレスＹ0に対してライト動作が行われる。
すなわち、／ＷＥ書き込み制御信号がＬレベルになる
と、ライトバッファ３が出力する書き込み制御信号Ｗが
Ｈレベルになり、そして、この立ち上がりにおいて、Ａ
ＴＤ回路・コラム系制御回路１７の図示しないコラム系
制御回路は所定のＣＤＥ，ＰＡＥを生成する。このよう
に、ライトサイクルにおいてはＡＴＤによらずＣＤＥ，
ＰＡＥが発生する。
【００１８】このライトサイクル４の終了後のサイクル
５において、同一アドレスＹ0のデータをリードしよう
とすると、ＣＡＬ活性化期間（Ｌレベルの期間）にアド
レス変化が検知されないから、サイクル２の場合と同様
にＡＴＤは発生せず、出力バッファにラッチされていた
データがそのまま出力されてしまう。しかし、前のサイ
クル４でデータが書き変えられている場合は、このよう
な読み出しを行うと書き込んだデータを読み出せずエラ
ーになる。そこでこれを防止するために、ライトサイク
ルの後において、ＷＴ回路１６は、／ＣＡＳの立ち上が
り時に書き込み制御信号Ｗをリセットするとともに、Ｃ
ＡＴと同様の書き込み完了信号ＷＴという１ショットパ
ルスを発生させる。図７のＡＴＤパルス発生回路は、こ
のＷＴに基づいてＡＴＤを発生させて書き込んだデータ
をすぐにリードするようにしている。なお、サイクル６
においてはそれまでと異なるアドレスＹ0のデータをリ
ードしているので、サイクル１、５の場合と同様にＡＴ
Ｄを発生させてデータをリードするようにしている。
５において、同一アドレスＹ0のデータをリードしよう
とすると、ＣＡＬ活性化期間（Ｌレベルの期間）にアド
レス変化が検知されないから、サイクル２の場合と同様
にＡＴＤは発生せず、出力バッファにラッチされていた
データがそのまま出力されてしまう。しかし、前のサイ
クル４でデータが書き変えられている場合は、このよう
な読み出しを行うと書き込んだデータを読み出せずエラ
ーになる。そこでこれを防止するために、ライトサイク
ルの後において、ＷＴ回路１６は、／ＣＡＳの立ち上が
り時に書き込み制御信号Ｗをリセットするとともに、Ｃ
ＡＴと同様の書き込み完了信号ＷＴという１ショットパ
ルスを発生させる。図７のＡＴＤパルス発生回路は、こ
のＷＴに基づいてＡＴＤを発生させて書き込んだデータ
をすぐにリードするようにしている。なお、サイクル６
においてはそれまでと異なるアドレスＹ0のデータをリ
ードしているので、サイクル１、５の場合と同様にＡＴ
Ｄを発生させてデータをリードするようにしている。
【００１９】
【発明が解決しようとする課題】ところで、従来のこの
種の半導体記憶装置において、以下に説明するように、
アドレス信号Ａ0〜ＡNにノイズが重畳されるときに不具
合が生じたり、続けて読み出しするときのアクセスタイ
ムと書き込みした後に読み出しするときのアクセスタイ
ムとが異なるというアクセスタイムの不安定性の問題が
あった。
種の半導体記憶装置において、以下に説明するように、
アドレス信号Ａ0〜ＡNにノイズが重畳されるときに不具
合が生じたり、続けて読み出しするときのアクセスタイ
ムと書き込みした後に読み出しするときのアクセスタイ
ムとが異なるというアクセスタイムの不安定性の問題が
あった。
【００２０】まず、ノイズによる不具合であるが、アド
レス信号Ａ0〜ＡNに雑音が重畳する等によりラッチ信号
であるＣＡＴ0〜ＣＡＴNが影響を受ける場合、データ化
けが生じエラーデータを出力することがある。
レス信号Ａ0〜ＡNに雑音が重畳する等によりラッチ信号
であるＣＡＴ0〜ＣＡＴNが影響を受ける場合、データ化
けが生じエラーデータを出力することがある。
【００２１】例えば、図８のＡ部に示すように、サイク
ル３のコラムアドレスＡ0〜ＡNが、斜線部分において、
一度Ｙ0 から変化した後に再びＹ0 に戻ったとしよう。
このとき、その変化がラッチ信号ＣＡＬと重なった時に
は、内部コラムアドレス信号ＣＡ0〜ＣＡNが正常に動作
するレベル変化（十分なレベルによりＨレベル→Ｌレベ
ル→Ｈレベル又はＬレベル→Ｈレベル→Ｌレベルにスイ
ングする変化）をするとは限らない。そのため、ＣＡＴ
回路６−１〜６−Ｎは、正常なＡＴＤを発生するには不
十分なＣＡＴ0〜ＣＡＴNを生成し、ＡＴＤ回路／コラム
系制御回路１７は不完全なＡＴＤ，ＣＤＥ，ＰＡＥ，Ｄ
ＯＴを発生させてしまう。
ル３のコラムアドレスＡ0〜ＡNが、斜線部分において、
一度Ｙ0 から変化した後に再びＹ0 に戻ったとしよう。
このとき、その変化がラッチ信号ＣＡＬと重なった時に
は、内部コラムアドレス信号ＣＡ0〜ＣＡNが正常に動作
するレベル変化（十分なレベルによりＨレベル→Ｌレベ
ル→Ｈレベル又はＬレベル→Ｈレベル→Ｌレベルにスイ
ングする変化）をするとは限らない。そのため、ＣＡＴ
回路６−１〜６−Ｎは、正常なＡＴＤを発生するには不
十分なＣＡＴ0〜ＣＡＴNを生成し、ＡＴＤ回路／コラム
系制御回路１７は不完全なＡＴＤ，ＣＤＥ，ＰＡＥ，Ｄ
ＯＴを発生させてしまう。
【００２２】このことをさらに説明する。ここで、コラ
ムアドレスＹ0のアドレス信号ＡNがＨレベルであるとす
る。サイクル２のＣＡＬがＬレベルの時、コラムアドレ
スバッファ４−（Ｎ＋１）において、Ｈレベルのアドレ
ス信号ＡN を受けてＮＯＲゲート１２はＬレベルの信号
を出力し、これを受けてクロックドインバータ１８はＣ
ＡN としてＨレベルの信号を出力する。
ムアドレスＹ0のアドレス信号ＡNがＨレベルであるとす
る。サイクル２のＣＡＬがＬレベルの時、コラムアドレ
スバッファ４−（Ｎ＋１）において、Ｈレベルのアドレ
ス信号ＡN を受けてＮＯＲゲート１２はＬレベルの信号
を出力し、これを受けてクロックドインバータ１８はＣ
ＡN としてＨレベルの信号を出力する。
【００２３】次に、ＣＡＬがＨレベルとなることにより
ＣＡN はＨレベルにラッチされる。このとき（ＣＡＬが
Ｈレベルである期間）、外部アドレスＡN がＬレベルに
なったとする。この場合において、ＡNはＬレベル，Ｎ
ＯＲゲート１２の出力はＨレベルであるが、ＣＡＬがＨ
レベルであるのでクロックドインバータ１８の入力は出
力側に伝達されず、ＣＡNはＨレベルのままである。と
ころが、サイクル２の終了時において／ＣＡＳを遅延し
てつくられるＣＡＬが、／ＣＡＳがＨレベルになること
によりＣＡＬがＬレベルとなり、再び外部からアドレス
信号Ａ0〜ＡNを取り込めるようになるが、この直前にア
ドレス信号Ａ0〜ＡNが、図８の斜線に示すように、他の
アドレスからアドレスＹ0に変化した場合は、アドレス
信号ＡNがＬレベルになり、ＮＯＲゲート１２の出力が
クロックドインバータ１８から出力ＣＡN として出力さ
れるタイミングと、再びアドレス信号ＡN がＨレベルに
なりＣＡN がＨレベルとなるまでの時間間隔が短くなる
と、図８のＡ部に示すように、ＣＡN はＨレベル→Ｌレ
ベル→Ｈレベルと変化するノイズ状の波形となる。同様
に、アドレス信号がＬレベルの場合はＬレベル→Ｈレベ
ル→Ｌレベルのノイズ状の波形となる。
ＣＡN はＨレベルにラッチされる。このとき（ＣＡＬが
Ｈレベルである期間）、外部アドレスＡN がＬレベルに
なったとする。この場合において、ＡNはＬレベル，Ｎ
ＯＲゲート１２の出力はＨレベルであるが、ＣＡＬがＨ
レベルであるのでクロックドインバータ１８の入力は出
力側に伝達されず、ＣＡNはＨレベルのままである。と
ころが、サイクル２の終了時において／ＣＡＳを遅延し
てつくられるＣＡＬが、／ＣＡＳがＨレベルになること
によりＣＡＬがＬレベルとなり、再び外部からアドレス
信号Ａ0〜ＡNを取り込めるようになるが、この直前にア
ドレス信号Ａ0〜ＡNが、図８の斜線に示すように、他の
アドレスからアドレスＹ0に変化した場合は、アドレス
信号ＡNがＬレベルになり、ＮＯＲゲート１２の出力が
クロックドインバータ１８から出力ＣＡN として出力さ
れるタイミングと、再びアドレス信号ＡN がＨレベルに
なりＣＡN がＨレベルとなるまでの時間間隔が短くなる
と、図８のＡ部に示すように、ＣＡN はＨレベル→Ｌレ
ベル→Ｈレベルと変化するノイズ状の波形となる。同様
に、アドレス信号がＬレベルの場合はＬレベル→Ｈレベ
ル→Ｌレベルのノイズ状の波形となる。
【００２４】このようなノイズ状の信号が発生し、ＣＡ
Ｔ回路６−１〜６−（Ｎ＋１）が誤ってコラムアドレス
変化を検知すると、図７のＡＴＤ回路が発生するＡＴＤ
もひげ状の波形となり、これにより、ＡＴＤに基づきＡ
ＴＤ回路／コラム系制御回路１７が作成するＣＤＥ，Ｐ
ＡＥ、ＤＯＴにも異常が発生する（例えば、ＣＤＥは出
力されるがＰＡＥは出力されない等の現象。このとき、
コラムデコーダは動作するがプリアンプは動作しないの
で正しいデータがリードされず、エラーが発生する）。
このように、なんらかの原因でアドレス信号Ａ0〜ＡNが
ＣＡＬの立ち下がり時刻の近傍で変化すると、アドレス
に故意に不充分な変化をさせたり、あるいはノイズや小
さなパルスを入力させたときに発生する誤動作と同等の
誤動作が発生する。
Ｔ回路６−１〜６−（Ｎ＋１）が誤ってコラムアドレス
変化を検知すると、図７のＡＴＤ回路が発生するＡＴＤ
もひげ状の波形となり、これにより、ＡＴＤに基づきＡ
ＴＤ回路／コラム系制御回路１７が作成するＣＤＥ，Ｐ
ＡＥ、ＤＯＴにも異常が発生する（例えば、ＣＤＥは出
力されるがＰＡＥは出力されない等の現象。このとき、
コラムデコーダは動作するがプリアンプは動作しないの
で正しいデータがリードされず、エラーが発生する）。
このように、なんらかの原因でアドレス信号Ａ0〜ＡNが
ＣＡＬの立ち下がり時刻の近傍で変化すると、アドレス
に故意に不充分な変化をさせたり、あるいはノイズや小
さなパルスを入力させたときに発生する誤動作と同等の
誤動作が発生する。
【００２５】次に、アクセスタイムの不安定性について
説明する。図８のサイクル４の終了後に、サイクル５に
て同一アドレスがリードされて書き込まれたデータを出
力する際には、そのリード開始タイミングは上述のよう
にＷＴにより作られる。一方、図８のサイクル６ではＣ
ＡＬ活性化により先に変化したコラムアドレスＹ1よ
り、ＣＡＴ信号が発生し、それからＡＴＤが発生してリ
ード動作が行われる。このように、サイクル５において
ＷＴが基準となり、サイクル６においてＣＡＬが基準と
なり、それぞれリード開始タイミングの基準となる信号
が異なるから、リード開始タイミングは微妙にずれるこ
とになる。即ちリード後のサイクル５のリード時のアク
セスタイムｔｐｃＡ−Ｗと、サイクル６のリード時のア
クセスタイムｔｃｐＡ−Ｒとに差が生じることになる。
このため半導体記憶装置のリード動作が不安定になるこ
とがある。
説明する。図８のサイクル４の終了後に、サイクル５に
て同一アドレスがリードされて書き込まれたデータを出
力する際には、そのリード開始タイミングは上述のよう
にＷＴにより作られる。一方、図８のサイクル６ではＣ
ＡＬ活性化により先に変化したコラムアドレスＹ1よ
り、ＣＡＴ信号が発生し、それからＡＴＤが発生してリ
ード動作が行われる。このように、サイクル５において
ＷＴが基準となり、サイクル６においてＣＡＬが基準と
なり、それぞれリード開始タイミングの基準となる信号
が異なるから、リード開始タイミングは微妙にずれるこ
とになる。即ちリード後のサイクル５のリード時のアク
セスタイムｔｐｃＡ−Ｗと、サイクル６のリード時のア
クセスタイムｔｃｐＡ−Ｒとに差が生じることになる。
このため半導体記憶装置のリード動作が不安定になるこ
とがある。
【００２６】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、高速アクセス制御を行う列動作制御回路を、
読み出し及び書き込みサイクルごとに上記制御信号を発
生する構成としたものである。
憶装置は、高速アクセス制御を行う列動作制御回路を、
読み出し及び書き込みサイクルごとに上記制御信号を発
生する構成としたものである。
【００２７】請求項２に係る半導体記憶装置は、上記列
動作制御回路を、外部から入力される列アドレスストロ
ーブ信号に基づいて、列アドレスを取り込むためのアド
レス取り込み開始信号を発生するアドレス取り込み開始
信号発生回路と、上記アドレス取り込み開始信号に基づ
き読み出しトリガー信号を発生する読み出しトリガー発
生回路と、上記読み出しトリガー信号に基づき上記制御
信号を発生する列高速アクセス動作制御回路とから構成
したものである。
動作制御回路を、外部から入力される列アドレスストロ
ーブ信号に基づいて、列アドレスを取り込むためのアド
レス取り込み開始信号を発生するアドレス取り込み開始
信号発生回路と、上記アドレス取り込み開始信号に基づ
き読み出しトリガー信号を発生する読み出しトリガー発
生回路と、上記読み出しトリガー信号に基づき上記制御
信号を発生する列高速アクセス動作制御回路とから構成
したものである。
【００２８】請求項３に係る半導体記憶装置は、上記ア
ドレス取り込み信号発生回路を、上記列アドレスストロ
ーブ信号を遅延させる遅延回路と、上記遅延回路の出力
と上記列アドレスストローブ信号との論理積をとる論理
積回路とから構成したものである。
ドレス取り込み信号発生回路を、上記列アドレスストロ
ーブ信号を遅延させる遅延回路と、上記遅延回路の出力
と上記列アドレスストローブ信号との論理積をとる論理
積回路とから構成したものである。
【００２９】
【作用】請求項１の発明においては、上記列動作制御回
路が、読み出し及び書き込みサイクルごとに上記制御信
号を発生する。
路が、読み出し及び書き込みサイクルごとに上記制御信
号を発生する。
【００３０】請求項２の発明においては、上記列動作制
御回路のアドレス取り込み開始信号発生回路が外部から
入力される列アドレスストローブ信号に基づいて、列ア
ドレスを取り込むためのアドレス取り込み開始信号を発
生し、読み出しトリガー発生回路が上記アドレス取り込
み開始信号に基づき読み出しトリガー信号を発生し、列
高速アクセス制御回路が上記読み出しトリガー信号に基
づき上記制御信号を発生する。
御回路のアドレス取り込み開始信号発生回路が外部から
入力される列アドレスストローブ信号に基づいて、列ア
ドレスを取り込むためのアドレス取り込み開始信号を発
生し、読み出しトリガー発生回路が上記アドレス取り込
み開始信号に基づき読み出しトリガー信号を発生し、列
高速アクセス制御回路が上記読み出しトリガー信号に基
づき上記制御信号を発生する。
【００３１】請求項３の発明においては、上記アドレス
取り込み信号発生回路の遅延回路が上記列アドレススト
ローブ信号を遅延させ、論理積回路が上記遅延回路の出
力と上記列アドレスストローブ信号との論理積をとり、
アドレス取り込み開始信号を発生する。
取り込み信号発生回路の遅延回路が上記列アドレススト
ローブ信号を遅延させ、論理積回路が上記遅延回路の出
力と上記列アドレスストローブ信号との論理積をとり、
アドレス取り込み開始信号を発生する。
【００３２】
実施例１．図１は、この発明の一実施例のファーストペ
ージモード機能を備える半導体記憶装置（ＤＲＡＭ）の
一部を構成するコラム系動作制御回路１ａを示す機能ブ
ロック図である。なお、この種の半導体記憶装置は、デ
ータを記憶するメモリアレイと、上記メモリアレイの行
アドレスを指定する行デコーダと、上記メモリアレイの
列アドレスを指定する列デコーダと、上記行デコーダに
より指定された行についての複数の列のデータに対して
読み出し及び書き込み動作を行うセンスアンプを備える
が、それらの表示は省略されている。図１のコラム系動
作制御回路１ａは、図示しない列デコーダ及び図示しな
いセンスアンプを制御するためのものである。
ージモード機能を備える半導体記憶装置（ＤＲＡＭ）の
一部を構成するコラム系動作制御回路１ａを示す機能ブ
ロック図である。なお、この種の半導体記憶装置は、デ
ータを記憶するメモリアレイと、上記メモリアレイの行
アドレスを指定する行デコーダと、上記メモリアレイの
列アドレスを指定する列デコーダと、上記行デコーダに
より指定された行についての複数の列のデータに対して
読み出し及び書き込み動作を行うセンスアンプを備える
が、それらの表示は省略されている。図１のコラム系動
作制御回路１ａは、図示しない列デコーダ及び図示しな
いセンスアンプを制御するためのものである。
【００３３】同図において、／ＣＡＳは列アドレスを読
み込むための列アドレスストローブ，／ＷＥはデータを
書き込むための書き込み制御信号，Ａ0〜ＡN は読み出
し及び書き込みアドレスを指定するアドレス信号であ
り、それぞれＤＲＡＭの外部から与えられる。
み込むための列アドレスストローブ，／ＷＥはデータを
書き込むための書き込み制御信号，Ａ0〜ＡN は読み出
し及び書き込みアドレスを指定するアドレス信号であ
り、それぞれＤＲＡＭの外部から与えられる。
【００３４】２は／ＣＡＳに基づきコラムアドレスをラ
ッチするためのコラムアドレスラッチ信号ＣＡＬを発生
する制御信号発生回路、３は／ＷＥに基づき書き込み制
御信号Ｗを発生するライトバッファ、４−１〜４−（Ｎ
＋１）はアドレス信号Ａ0〜ＡNについてそれぞれバッフ
ァ処理し、ＣＡＬの活性期間のみ内部アドレス信号ＣＡ
0〜ＣＡNとして出力するコラムアドレスバッファ、５は
制御信号発生回路２が出力するＣＡＬに基づき１ショッ
トパルス信号であるアドレス取り込み開始近似信号ＣＡ
ＳＴを発生するＣＡＳＴ回路、６−１〜６−（Ｎ＋１）
は内部アドレス信号ＣＡ0〜ＣＡNをそれぞれ受け、内部
アドレス信号がＨ→Ｌ又はＬ→Ｈに変化した時、即ちア
ドレスが変化した時に１ショットパルスのアドレス変化
信号ＣＡＴ0〜ＣＡＴNを発生するＣＡＴ回路、７はＣＡ
ＳＴ，アドレス変化信号ＣＡＴ0〜ＣＡＴNに基づきリー
ド動作開始のトリガーとなる１ショットパルスのリード
サイクルトリガー信号ＡＴＤを発生し、これに基づきコ
ラムデコーダイネーブル信号ＣＤＥ、プリアンプイネー
ブル信号ＰＡＥ、データアウトプット信号ＤＯＴを生成
するＡＴＤ回路・コラム系制御回路である。これらＣＤ
Ｅ，ＰＡＥ，ＤＯＴはそれぞれコラムデコーダ８、プリ
アンプ９及びＯＥＭ発生回路１０に供給される。
ッチするためのコラムアドレスラッチ信号ＣＡＬを発生
する制御信号発生回路、３は／ＷＥに基づき書き込み制
御信号Ｗを発生するライトバッファ、４−１〜４−（Ｎ
＋１）はアドレス信号Ａ0〜ＡNについてそれぞれバッフ
ァ処理し、ＣＡＬの活性期間のみ内部アドレス信号ＣＡ
0〜ＣＡNとして出力するコラムアドレスバッファ、５は
制御信号発生回路２が出力するＣＡＬに基づき１ショッ
トパルス信号であるアドレス取り込み開始近似信号ＣＡ
ＳＴを発生するＣＡＳＴ回路、６−１〜６−（Ｎ＋１）
は内部アドレス信号ＣＡ0〜ＣＡNをそれぞれ受け、内部
アドレス信号がＨ→Ｌ又はＬ→Ｈに変化した時、即ちア
ドレスが変化した時に１ショットパルスのアドレス変化
信号ＣＡＴ0〜ＣＡＴNを発生するＣＡＴ回路、７はＣＡ
ＳＴ，アドレス変化信号ＣＡＴ0〜ＣＡＴNに基づきリー
ド動作開始のトリガーとなる１ショットパルスのリード
サイクルトリガー信号ＡＴＤを発生し、これに基づきコ
ラムデコーダイネーブル信号ＣＤＥ、プリアンプイネー
ブル信号ＰＡＥ、データアウトプット信号ＤＯＴを生成
するＡＴＤ回路・コラム系制御回路である。これらＣＤ
Ｅ，ＰＡＥ，ＤＯＴはそれぞれコラムデコーダ８、プリ
アンプ９及びＯＥＭ発生回路１０に供給される。
【００３５】また、図２にＣＡＳＴ回路５の内部構成を
示す。同図において、５１−１〜５１−３は入力される
コラムアドレスラッチ信号ＣＡＬを遅延させるインバー
タ、５２はＣＡＬ及びインバータ５１−３の出力を入力
とするＮＯＲゲートである。
示す。同図において、５１−１〜５１−３は入力される
コラムアドレスラッチ信号ＣＡＬを遅延させるインバー
タ、５２はＣＡＬ及びインバータ５１−３の出力を入力
とするＮＯＲゲートである。
【００３６】また、図３はＡＴＤ回路・コラム系制御回
路７の一部であって、ＡＴＤを発生するＡＴＤパルス発
生回路の回路図である。同図において、φ1はＡＴＤの
発生を制御する信号であり、ＬレベルでＡＴＤが発生す
る。φ2 は／ＲＡＳがＨレベルとなりＤＲＡＭの動作が
終了した時にＡＴＤをリセットするための信号であり、
／ＲＡＳがＬレベルの期間はＬレベルである。コラム系
回路動作がスタートし、φ1，φ2がともにＬレベルとな
るとＡＴＤはＬレベルとなる。
路７の一部であって、ＡＴＤを発生するＡＴＤパルス発
生回路の回路図である。同図において、φ1はＡＴＤの
発生を制御する信号であり、ＬレベルでＡＴＤが発生す
る。φ2 は／ＲＡＳがＨレベルとなりＤＲＡＭの動作が
終了した時にＡＴＤをリセットするための信号であり、
／ＲＡＳがＬレベルの期間はＬレベルである。コラム系
回路動作がスタートし、φ1，φ2がともにＬレベルとな
るとＡＴＤはＬレベルとなる。
【００３７】１１−１，１１−２はインバータ、１３−
１〜１３−４及び１４−１，１４−２はφ1、φ2に基づ
きインバータ１１−１に信号を与えてＡＴＤを発生させ
るためのＰｃｈトランジスタ及びＮｃｈトランジスタ、
１５−１〜１５−（Ｎ＋２）はＣＡＴ0〜ＣＡＴN、ＣＡ
ＳＴをそれぞれ受けてインバータ１１ー１の入力を接地
するＮｃｈトランジスタである。ファーストページモー
ド動作において、ロウアドレスが決定し、ワード線が立
ち上がってコラム系の回路動作が開始されると、φ1、
φ2がＬレベルとなるのでＡＴＤ発生が可能になる。
１〜１３−４及び１４−１，１４−２はφ1、φ2に基づ
きインバータ１１−１に信号を与えてＡＴＤを発生させ
るためのＰｃｈトランジスタ及びＮｃｈトランジスタ、
１５−１〜１５−（Ｎ＋２）はＣＡＴ0〜ＣＡＴN、ＣＡ
ＳＴをそれぞれ受けてインバータ１１ー１の入力を接地
するＮｃｈトランジスタである。ファーストページモー
ド動作において、ロウアドレスが決定し、ワード線が立
ち上がってコラム系の回路動作が開始されると、φ1、
φ2がＬレベルとなるのでＡＴＤ発生が可能になる。
【００３８】次に動作について、図４のタイミングチャ
ートを用いて説明する。この図は、この実施例１のＤＲ
ＡＭのファーストページモード時におけるリード動作及
びライト動作のタイミングを示す。従来の場合とは、／
ＣＡＳの立ち上がりを検出してアドレス取り込み開始近
似信号ＣＡＳＴを発生するＣＡＳＴ回路５を備える点で
異なり、このＣＡＳＴを受けてＡＴＤ回路はサイクルご
とにＡＴＤ信号を発生する。
ートを用いて説明する。この図は、この実施例１のＤＲ
ＡＭのファーストページモード時におけるリード動作及
びライト動作のタイミングを示す。従来の場合とは、／
ＣＡＳの立ち上がりを検出してアドレス取り込み開始近
似信号ＣＡＳＴを発生するＣＡＳＴ回路５を備える点で
異なり、このＣＡＳＴを受けてＡＴＤ回路はサイクルご
とにＡＴＤ信号を発生する。
【００３９】同図のサイクル１〜３、５でリード動作が
行われ、サイクル４でライト動作が行われる。なお、同
図の例では同じコラムアドレスのデータを繰り返し読み
出している。
行われ、サイクル４でライト動作が行われる。なお、同
図の例では同じコラムアドレスのデータを繰り返し読み
出している。
【００４０】／ＲＡＳが立ち下がることにより動作が開
始される。まず、／ＲＡＳ立ち下がりにおいてアドレス
信号Ａ0〜ＡNからロウアドレスＸがラッチされることに
より所定のワード線が選択される。これによりＤＲＡＭ
の動作が開始される。すなわち、ワード線が立ち上が
り、選択された行アドレスの複数のメモリセルからセン
スアンプによりデータが読み出される。複数のビット線
にデータが得られると、次にコラム系の動作が開始され
る。
始される。まず、／ＲＡＳ立ち下がりにおいてアドレス
信号Ａ0〜ＡNからロウアドレスＸがラッチされることに
より所定のワード線が選択される。これによりＤＲＡＭ
の動作が開始される。すなわち、ワード線が立ち上が
り、選択された行アドレスの複数のメモリセルからセン
スアンプによりデータが読み出される。複数のビット線
にデータが得られると、次にコラム系の動作が開始され
る。
【００４１】まず、リードサイクルであるサイクル１に
おける動作について説明する。／ＲＡＳが立ち下がると
φ1、φ2も立ち下がり、続いてφ3も立ち下がる。する
と、図３のＰｃｈトランジスタ１３−１、１３−２、１
３−４がオンし、インバータ１１−１の入力がＨレベル
になるからＡＴＤはＬレベルになる。これによりＣＤ
Ｅ，ＰＡＥ，ＤＯＴがそれぞれアクティブになる。ま
た、ファーストページモードにおいては、／ＣＡＳを遅
延させて作成され、アドレス信号Ａ0〜ＡNがロウアドレ
スＸからコラムアドレスＹ0に変化することによりＣＡ
ＬがＬレベルになるので、コラムアドレスバッファ４−
１〜４−（Ｎ＋１）もアクティブとなり、ＣＡＴ回路６
−１〜６−（Ｎ＋１）にアドレス信号Ａ0〜ＡNが内部ア
ドレス信号ＣＡＴ0〜ＣＡＴNとして入力される。
おける動作について説明する。／ＲＡＳが立ち下がると
φ1、φ2も立ち下がり、続いてφ3も立ち下がる。する
と、図３のＰｃｈトランジスタ１３−１、１３−２、１
３−４がオンし、インバータ１１−１の入力がＨレベル
になるからＡＴＤはＬレベルになる。これによりＣＤ
Ｅ，ＰＡＥ，ＤＯＴがそれぞれアクティブになる。ま
た、ファーストページモードにおいては、／ＣＡＳを遅
延させて作成され、アドレス信号Ａ0〜ＡNがロウアドレ
スＸからコラムアドレスＹ0に変化することによりＣＡ
ＬがＬレベルになるので、コラムアドレスバッファ４−
１〜４−（Ｎ＋１）もアクティブとなり、ＣＡＴ回路６
−１〜６−（Ｎ＋１）にアドレス信号Ａ0〜ＡNが内部ア
ドレス信号ＣＡＴ0〜ＣＡＴNとして入力される。
【００４２】図４において、サイクル１ではロウアドレ
ス確定後にアドレスＡ0〜ＡNが変化してＣＡＴ0〜ＣＡ
ＴNのいずれかがＨレベルになる。これによりＡＴＤが
Ｈレベルとなり、コラムアドレスに対応するデータＤを
リードする。
ス確定後にアドレスＡ0〜ＡNが変化してＣＡＴ0〜ＣＡ
ＴNのいずれかがＨレベルになる。これによりＡＴＤが
Ｈレベルとなり、コラムアドレスに対応するデータＤを
リードする。
【００４３】このことをさらに説明すると、コラムアド
レス信号にＨレベル→ＬレベルあるいはＬレベル→Ｈレ
ベルの変化が生じると、この変化をＣＡＴ回路６−１〜
６−（Ｎ＋１）のいずれかが検知し、１ショットパルス
を発生する。このパルス（ＣＡＴ0〜ＣＡＴN）によりリ
ードサイクルのトリガーとなるＡＴＤ信号が作られる。
すなわち、図４に示す回路において、ＣＡＴ0〜ＣＡＴN
のいずれかがＬレベルになると、それに対応してＮｃｈ
トランジスタ１５−１〜１５−（Ｎ＋１）のいずれかが
オンになり、インバータ１１−１の入力がＬレベルにな
る。したがって、ＡＴＤはＨレベルになる。
レス信号にＨレベル→ＬレベルあるいはＬレベル→Ｈレ
ベルの変化が生じると、この変化をＣＡＴ回路６−１〜
６−（Ｎ＋１）のいずれかが検知し、１ショットパルス
を発生する。このパルス（ＣＡＴ0〜ＣＡＴN）によりリ
ードサイクルのトリガーとなるＡＴＤ信号が作られる。
すなわち、図４に示す回路において、ＣＡＴ0〜ＣＡＴN
のいずれかがＬレベルになると、それに対応してＮｃｈ
トランジスタ１５−１〜１５−（Ｎ＋１）のいずれかが
オンになり、インバータ１１−１の入力がＬレベルにな
る。したがって、ＡＴＤはＨレベルになる。
【００４４】このように、ＣＡＬが立ち下がることによ
り１ショットパルス（ＣＡＴ0〜ＣＡＴN）が発生し、Ａ
ＴＤは一旦Ｈレベルになり、コラムデコーダ・プリアン
プ・ＯＥＭ制御回路の活性化を行う信号ＣＤＥ，ＰＡ
Ｅ，ＤＯＴがアクティブとなるから、コラムアドレスＹ
0に基づき所定のリード動作が行われてデータＤが出力
される。
り１ショットパルス（ＣＡＴ0〜ＣＡＴN）が発生し、Ａ
ＴＤは一旦Ｈレベルになり、コラムデコーダ・プリアン
プ・ＯＥＭ制御回路の活性化を行う信号ＣＤＥ，ＰＡ
Ｅ，ＤＯＴがアクティブとなるから、コラムアドレスＹ
0に基づき所定のリード動作が行われてデータＤが出力
される。
【００４５】サイクル２においては、／ＣＡＳがＨレベ
ルとなることによりＣＡＬがＬレベルになり、コラムア
ドレスがＣＡＴ回路６−１〜６−（Ｎ＋１）に入力され
る。一方、ＣＡＳＴ回路５は／ＣＡＳの立ち上がり（Ｃ
ＡＬの立ち下がり）をとらえて１ショットパルスである
ＣＡＳＴを発生する。すなわち、図２においてＣＡＬが
Ｈ→Ｌから変化するときのみ、ＮＯＲゲート５２はＣＡ
ＬとＣＡＬをインバータ５１−１〜５１−３により遅延
させた信号との論理和をとることにより、インバータ５
１ー１〜５１ー３の遅延時間に相当するパルス幅を有す
るＬ→Ｈ→Ｌの１ショットパルスを発生する。このＣＡ
ＳＴを受けて、ＡＴＤ回路はＡＴＤ信号を発生する。こ
のように、この実施例１においては、コラムアドレスが
前サイクルの場合と同じＹ0 であり、アドレス変化が検
知されないときでも、ＣＡＳＴ回路５によりＡＴＤが発
生する。そして、ＡＴＤが一旦Ｈレベルになることによ
り、コラムデコーダ・プリアンプ・ＯＥＭ制御回路の活
性化を行う信号ＣＤＥ，ＰＡＥ，ＤＯＴがアクティブと
なるから、サイクル１の場合と同様に、コラムアドレス
Ｙ0に基づき所定のリード動作が行われてデータＤが出
力される。なお、サイクル３の動作も同様である。
ルとなることによりＣＡＬがＬレベルになり、コラムア
ドレスがＣＡＴ回路６−１〜６−（Ｎ＋１）に入力され
る。一方、ＣＡＳＴ回路５は／ＣＡＳの立ち上がり（Ｃ
ＡＬの立ち下がり）をとらえて１ショットパルスである
ＣＡＳＴを発生する。すなわち、図２においてＣＡＬが
Ｈ→Ｌから変化するときのみ、ＮＯＲゲート５２はＣＡ
ＬとＣＡＬをインバータ５１−１〜５１−３により遅延
させた信号との論理和をとることにより、インバータ５
１ー１〜５１ー３の遅延時間に相当するパルス幅を有す
るＬ→Ｈ→Ｌの１ショットパルスを発生する。このＣＡ
ＳＴを受けて、ＡＴＤ回路はＡＴＤ信号を発生する。こ
のように、この実施例１においては、コラムアドレスが
前サイクルの場合と同じＹ0 であり、アドレス変化が検
知されないときでも、ＣＡＳＴ回路５によりＡＴＤが発
生する。そして、ＡＴＤが一旦Ｈレベルになることによ
り、コラムデコーダ・プリアンプ・ＯＥＭ制御回路の活
性化を行う信号ＣＤＥ，ＰＡＥ，ＤＯＴがアクティブと
なるから、サイクル１の場合と同様に、コラムアドレス
Ｙ0に基づき所定のリード動作が行われてデータＤが出
力される。なお、サイクル３の動作も同様である。
【００４６】次に、ライトサイクルであるサイクル４及
びライトサイクル直後のリードサイクルであるサイクル
５における動作について説明する。図４のサイクル４で
はコラムアドレスＹ0に対してライト動作が行われる。
すなわち、／ＷＥ書き込み制御信号がＬレベルになる
と、ライトバッファ３が出力する書き込み制御信号Ｗが
Ｈレベルになり、そしてこの立ち上がりにおいて、ＡＴ
Ｄ回路・コラム系制御回路７の図示しないコラム系制御
回路は所定のＣＤＥ，ＰＡＥを生成する。このように、
ライトサイクルにおいてはＡＴＤによらずＣＤＥ，ＰＡ
Ｅが発生する。
びライトサイクル直後のリードサイクルであるサイクル
５における動作について説明する。図４のサイクル４で
はコラムアドレスＹ0に対してライト動作が行われる。
すなわち、／ＷＥ書き込み制御信号がＬレベルになる
と、ライトバッファ３が出力する書き込み制御信号Ｗが
Ｈレベルになり、そしてこの立ち上がりにおいて、ＡＴ
Ｄ回路・コラム系制御回路７の図示しないコラム系制御
回路は所定のＣＤＥ，ＰＡＥを生成する。このように、
ライトサイクルにおいてはＡＴＤによらずＣＤＥ，ＰＡ
Ｅが発生する。
【００４７】このライトサイクル４の終了後のサイクル
５において、サイクル２あるいは３の場合と同様に、図
３のＡＴＤパルス発生回路は、ＣＡＳＴに基づいてＡＴ
Ｄを発生させて書き込んだデータをすぐにリードするよ
うにしている。
５において、サイクル２あるいは３の場合と同様に、図
３のＡＴＤパルス発生回路は、ＣＡＳＴに基づいてＡＴ
Ｄを発生させて書き込んだデータをすぐにリードするよ
うにしている。
【００４８】以上のように、この実施例１では、ファー
ストページモード時に／ＣＡＳのディレイで作られるコ
ラムアドレスラッチ信号ＣＡＬの立ち下がりより１ショ
ットパルスＣＡＳＴを発生させて、その信号からリード
動作のトリガーとなるＡＴＤ信号を発生させる様にした
ので、サイクル２のアドレス変化の有無にかかわらず、
ＣＤＥ，ＰＡＥ，ＤＯＴ信号を発生させてコラムデコー
ダ，プリアンプ，ＯＥＭ回路を活性化させ、前サイクル
と同一アドレスを正確に読み出すので、アドレス信号に
ノイズが重畳した場合でも不正なデータの出力を防止で
きる。すなわち、図４のＡ部のように、コラムアドレス
ラッチ信号ＣＡＬとコラムアドレスの変化が重なり、コ
ラムアドレス変化検知信号ＣＡＴN に適正なレベルをも
たないノイズ状の信号が発生しても、ＡＴＤ信号は適正
なレベルのＣＡＳＴから発生するので、従来例の場合の
ように、不安定なＡＴＤが発生することはない。
ストページモード時に／ＣＡＳのディレイで作られるコ
ラムアドレスラッチ信号ＣＡＬの立ち下がりより１ショ
ットパルスＣＡＳＴを発生させて、その信号からリード
動作のトリガーとなるＡＴＤ信号を発生させる様にした
ので、サイクル２のアドレス変化の有無にかかわらず、
ＣＤＥ，ＰＡＥ，ＤＯＴ信号を発生させてコラムデコー
ダ，プリアンプ，ＯＥＭ回路を活性化させ、前サイクル
と同一アドレスを正確に読み出すので、アドレス信号に
ノイズが重畳した場合でも不正なデータの出力を防止で
きる。すなわち、図４のＡ部のように、コラムアドレス
ラッチ信号ＣＡＬとコラムアドレスの変化が重なり、コ
ラムアドレス変化検知信号ＣＡＴN に適正なレベルをも
たないノイズ状の信号が発生しても、ＡＴＤ信号は適正
なレベルのＣＡＳＴから発生するので、従来例の場合の
ように、不安定なＡＴＤが発生することはない。
【００４９】また、ライトサイクルの直後のリードサイ
クルにおいて、他のリードサイクルの場合と同様にＣＡ
ＳＴに基づいてリード動作のためのタイミングを発生す
るので、前サイクルがリードサイクルであるかライトサ
イクルであるかにかかわらずページモードにおける／Ｃ
ＡＳ立ち上がりからデータ出力までのアクセスタイムｔ
ｃｐＡを同じにできる。
クルにおいて、他のリードサイクルの場合と同様にＣＡ
ＳＴに基づいてリード動作のためのタイミングを発生す
るので、前サイクルがリードサイクルであるかライトサ
イクルであるかにかかわらずページモードにおける／Ｃ
ＡＳ立ち上がりからデータ出力までのアクセスタイムｔ
ｃｐＡを同じにできる。
【００５０】以上のように、この実施例１ではライト後
リード開始のトリガーとなるＷＴ信号の代わりにＣＡＬ
の立ち下がりを基準として発生される１ショットパルス
であるＣＡＳＴを入力したので、ＡＴＤ信号はリード後
もライト後も同一タイミングで発生し、アクセスタイム
の安定化が図れる。さらに、／ＣＡＳの立ち上がりで必
ずリードを行うので、アドレスノイズによる不具合及び
ラッチデータ化けによる不具合を防止する事ができる。
リード開始のトリガーとなるＷＴ信号の代わりにＣＡＬ
の立ち下がりを基準として発生される１ショットパルス
であるＣＡＳＴを入力したので、ＡＴＤ信号はリード後
もライト後も同一タイミングで発生し、アクセスタイム
の安定化が図れる。さらに、／ＣＡＳの立ち上がりで必
ずリードを行うので、アドレスノイズによる不具合及び
ラッチデータ化けによる不具合を防止する事ができる。
【００５１】
【発明の効果】以上のように、請求項１の発明によれ
ば、半導体記憶装置の高速アクセス制御を行う列動作制
御回路を、読み出し及び書き込みサイクルごとに制御信
号を発生する構成としたので、アドレスのノイズによる
影響を低減し、リード後のサイクルであるかライト後の
サイクルであるかによらず、同じタイミングでリード動
作を行うことができて、リード後のサイクル及びライト
後のサイクルのいずれにおいてもデータの読み出し時間
が同じになり動作が安定する。
ば、半導体記憶装置の高速アクセス制御を行う列動作制
御回路を、読み出し及び書き込みサイクルごとに制御信
号を発生する構成としたので、アドレスのノイズによる
影響を低減し、リード後のサイクルであるかライト後の
サイクルであるかによらず、同じタイミングでリード動
作を行うことができて、リード後のサイクル及びライト
後のサイクルのいずれにおいてもデータの読み出し時間
が同じになり動作が安定する。
【００５２】また、請求項２の発明によれば、上記列動
作制御回路を、外部から入力される列アドレスストロー
ブ信号に基づいて、列アドレスを取り込むためのアドレ
ス取り込み開始信号を発生するアドレス取り込み開始信
号発生回路と、上記アドレス取り込み開始信号に基づき
読み出しトリガー信号を発生する読み出しトリガー発生
回路と、上記読み出しトリガー信号に基づき上記制御信
号を発生する列高速アクセス動作制御回路とから構成し
たので、アドレスにノイズが重畳したときでも誤動作せ
ず、信頼性が向上する。
作制御回路を、外部から入力される列アドレスストロー
ブ信号に基づいて、列アドレスを取り込むためのアドレ
ス取り込み開始信号を発生するアドレス取り込み開始信
号発生回路と、上記アドレス取り込み開始信号に基づき
読み出しトリガー信号を発生する読み出しトリガー発生
回路と、上記読み出しトリガー信号に基づき上記制御信
号を発生する列高速アクセス動作制御回路とから構成し
たので、アドレスにノイズが重畳したときでも誤動作せ
ず、信頼性が向上する。
【００５３】また、請求項３の発明によれば、上記アド
レス取り込み信号発生回路を、上記列アドレスストロー
ブ信号を遅延させる遅延回路と、上記遅延回路の出力と
上記列アドレスストローブ信号との論理積をとる論理積
回路とから構成したので、簡単な構成で上記アドレス取
り込み信号発生回路を構成できる。
レス取り込み信号発生回路を、上記列アドレスストロー
ブ信号を遅延させる遅延回路と、上記遅延回路の出力と
上記列アドレスストローブ信号との論理積をとる論理積
回路とから構成したので、簡単な構成で上記アドレス取
り込み信号発生回路を構成できる。
【図１】 この発明の一実施例による半導体記憶装置の
コラム系動作制御回路の機能ブロック図である。
コラム系動作制御回路の機能ブロック図である。
【図２】 この発明の一実施例によるＣＡＳＴ回路（ア
ドレス取り込み開始近似信号発生回路）である。
ドレス取り込み開始近似信号発生回路）である。
【図３】 この発明の一実施例によるＡＴＤ回路（リー
ドサイクルトリガー信号発生回路）である。
ドサイクルトリガー信号発生回路）である。
【図４】 この発明の一実施例による半導体記憶装置の
ファーストページモード動作時の内部制御信号のタイミ
ングチャートである。
ファーストページモード動作時の内部制御信号のタイミ
ングチャートである。
【図５】 従来の半導体記憶装置のコラム系動作制御回
路の機能ブロック図である。
路の機能ブロック図である。
【図６】 コラムアドレスバッファ回路の内部構成を示
す図である。
す図である。
【図７】 従来の半導体記憶装置のＡＴＤ回路である。
【図８】 従来の半導体記憶装置のファーストページモ
ード動作時の内部制御信号のタイミングチャートであ
る。
ード動作時の内部制御信号のタイミングチャートであ
る。
１ コラム系動作制御回路、２ 制御信号、３ ライト
バッファ、４ コラムアドレスバッファ、５ アドレス
取り込み開始近似信号発生回路（ＣＡＳＴ回路）、６
アドレス変化信号発生回路（ＣＡＴ回路）、７ リード
サイクルトリガー信号発生回路（ＡＴＤ回路）・コラム
系制御回路、８ コラムデコーダ、９プリアンプ、１０
出力イネーブル信号（ＯＥＭ）発生回路。
バッファ、４ コラムアドレスバッファ、５ アドレス
取り込み開始近似信号発生回路（ＣＡＳＴ回路）、６
アドレス変化信号発生回路（ＣＡＴ回路）、７ リード
サイクルトリガー信号発生回路（ＡＴＤ回路）・コラム
系制御回路、８ コラムデコーダ、９プリアンプ、１０
出力イネーブル信号（ＯＥＭ）発生回路。
Claims (3)
- 【請求項１】 データを記憶するメモリアレイと、上記
メモリアレイの行アドレスを指定する行デコーダと、上
記メモリアレイの列アドレスを指定する列デコーダと、
上記行デコーダにより指定された行についての複数の列
のデータに対して読み出し及び書き込み動作を行うセン
スアンプと、同一の行に対してデータの読み出し及び書
き込み動作を行うときに高速にアクセス制御を行う制御
信号を発生し、上記列デコーダ及び上記センスアンプを
制御する列動作制御回路とを備える半導体記憶装置にお
いて、 上記列動作制御回路を、読み出し及び書き込みサイクル
ごとに上記制御信号を発生する構成としたことを特徴と
する半導体記憶装置。 - 【請求項２】 上記列動作制御回路を、外部から入力さ
れる列アドレスストローブ信号に基づいて、列アドレス
を取り込むためのアドレス取り込み開始信号を発生する
アドレス取り込み開始信号発生回路と、上記アドレス取
り込み開始信号に基づき読み出しトリガー信号を発生す
る読み出しトリガー発生回路と、上記読み出しトリガー
信号に基づき上記制御信号を発生する列高速アクセス動
作制御回路とから構成したことを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 上記アドレス取り込み信号発生回路を、
上記列アドレスストローブ信号を遅延させる遅延回路
と、上記遅延回路の出力と上記列アドレスストローブ信
号との論理積をとる論理積回路とから構成したことを特
徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148001A JPH0817185A (ja) | 1994-06-29 | 1994-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148001A JPH0817185A (ja) | 1994-06-29 | 1994-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817185A true JPH0817185A (ja) | 1996-01-19 |
Family
ID=15442898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148001A Pending JPH0817185A (ja) | 1994-06-29 | 1994-06-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453197B2 (en) * | 2004-12-28 | 2008-11-18 | Canon Kabushiki Kaisha | Image display apparatus with warped shape |
| CN110197685A (zh) * | 2018-02-26 | 2019-09-03 | 爱思开海力士有限公司 | 地址和命令发生电路以及半导体系统 |
-
1994
- 1994-06-29 JP JP6148001A patent/JPH0817185A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7453197B2 (en) * | 2004-12-28 | 2008-11-18 | Canon Kabushiki Kaisha | Image display apparatus with warped shape |
| CN110197685A (zh) * | 2018-02-26 | 2019-09-03 | 爱思开海力士有限公司 | 地址和命令发生电路以及半导体系统 |
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