JPS6238593A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS6238593A JPS6238593A JP60178963A JP17896385A JPS6238593A JP S6238593 A JPS6238593 A JP S6238593A JP 60178963 A JP60178963 A JP 60178963A JP 17896385 A JP17896385 A JP 17896385A JP S6238593 A JPS6238593 A JP S6238593A
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- Japan
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- signal
- circuit
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- clock
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ダイナミック型の半導体記憶装置に関し、特
にストローブ信号系のノイズで誤動作することを防止し
ようとするものである。
にストローブ信号系のノイズで誤動作することを防止し
ようとするものである。
ダイナミック型のメモリ （ＤＲＡＭ）は第３図に示す
センスアンプを用いてその情報が読出される。同図にお
いて、ＢＬ、ＢＬは一対のビット線、ＷＬはワード線で
ある。Ｃ３は容量、Ｃ８はその選択ゲートでこれらは１
つのメモリセルを構成する。残りのＱ１〜Ｑ７およびＣ
１，Ｃ２はセンスアンプを構成するトランジスタおよび
容量である。
センスアンプを用いてその情報が読出される。同図にお
いて、ＢＬ、ＢＬは一対のビット線、ＷＬはワード線で
ある。Ｃ３は容量、Ｃ８はその選択ゲートでこれらは１
つのメモリセルを構成する。残りのＱ１〜Ｑ７およびＣ
１，Ｃ２はセンスアンプを構成するトランジスタおよび
容量である。
スタンバイ時にビット線ＢＬ、ＢＬは例えばＶｃｃ／２
にプリチャージされていて、ワード線ＷＬが選択されて
トランジスタＱ８がオンしたときビット線ＢＬとセルＣ
３の間で電荷の再分配が行われる。セルＣ３に電荷がな
かったと仮定すると、ＢＬの電位はＢＬより僅かに低下
する。ビット線ＢＬの電位に変化はないから、ビット線
ＢＬ、ＢＬには電位差が発生し、センスアンプはこの微
小電位差を増幅する。第５図（ａｌはこのときの動作波
形を示している。
にプリチャージされていて、ワード線ＷＬが選択されて
トランジスタＱ８がオンしたときビット線ＢＬとセルＣ
３の間で電荷の再分配が行われる。セルＣ３に電荷がな
かったと仮定すると、ＢＬの電位はＢＬより僅かに低下
する。ビット線ＢＬの電位に変化はないから、ビット線
ＢＬ、ＢＬには電位差が発生し、センスアンプはこの微
小電位差を増幅する。第５図（ａｌはこのときの動作波
形を示している。
ＲＡＳ （ローアドレスストローブ）とも呼ばれるクロ
ックφＩＮがＬレベルになるとメモリはイネーブルにな
ってアドレスＡＤＤを取込み、リセット信号φ１がＬレ
ベルになり、ワード線ＷＬが選択すれてＨレベルに立上
る。ワード線ＷＬが立上るとトランジスタＱｅがオンに
なるのでビット線ＢＬ、ＢＬに電位差がつき、次いでク
ロックφ３が入ってトランジスタＱ７がオン、センスア
ンプはアクティブになってビット線電位差を拡大する。
ックφＩＮがＬレベルになるとメモリはイネーブルにな
ってアドレスＡＤＤを取込み、リセット信号φ１がＬレ
ベルになり、ワード線ＷＬが選択すれてＨレベルに立上
る。ワード線ＷＬが立上るとトランジスタＱｅがオンに
なるのでビット線ＢＬ、ＢＬに電位差がつき、次いでク
ロックφ３が入ってトランジスタＱ７がオン、センスア
ンプはアクティブになってビット線電位差を拡大する。
本例ではＢＬ＝Ｌ、ＢＬ＝Ｈであるからセンスアンプの
トランジスタＱ５がオン、Ｑ６がオフになり、ビット線
ＢＬはトランジスタＱ５．Ｑ７によりＶｓｓヘプルダウ
ンされる。続いてクロックφ４が入力し、ピッ１−線Ｂ
Ｌに対するアクティブリストアが行なわれる。即ちＢＬ
＝Ｈ，ＢＬ＝ＬであるとトランジスタＱ３オン、Ｑ４オ
フであり、φ４が立上るとブートストラップ効果でトラ
ンジスタＱ２が完全オンになりビット線ＢＬはＶｃｃヘ
プルアソブされる。ビット線ＢＬは、トランジスタＱ３
オンではＱ１オフであるから、クロックφ４が立上って
もプルアップされない。
トランジスタＱ５がオン、Ｑ６がオフになり、ビット線
ＢＬはトランジスタＱ５．Ｑ７によりＶｓｓヘプルダウ
ンされる。続いてクロックφ４が入力し、ピッ１−線Ｂ
Ｌに対するアクティブリストアが行なわれる。即ちＢＬ
＝Ｈ，ＢＬ＝ＬであるとトランジスタＱ３オン、Ｑ４オ
フであり、φ４が立上るとブートストラップ効果でトラ
ンジスタＱ２が完全オンになりビット線ＢＬはＶｃｃヘ
プルアソブされる。ビット線ＢＬは、トランジスタＱ３
オンではＱ１オフであるから、クロックφ４が立上って
もプルアップされない。
ところで、センスアンプが動作するクロックφ３゜φ４
やワード線ＷＬを選択するクロックφ２の発生回路は例
えば第４図のように構成され、外部からのストローブ信
号φＩＮで始動する。ストローブ信号φ、Ｎ（ＲＡＳ）
が入力制御回路１を通してアドレスバッファ制御回路２
に入力すると、その立下りでアドレスＡＤＤ （アドレ
スビットとその反転ビット）が発生し、図示しないがワ
ードデコーダ、などへ供給される。入力制御回路１は例
えばＴＴＬ−ＭＯＳの変換機能を有し、その出力はリセ
ット回路３へも供給される。リセット回路３の出力はア
ドレスバッファ制御回路２の他に、各種のクロック発生
回路４〜６に供給される。４はワードドライバへ供給さ
れてワード線ＷＬを選択させるクロックφ２を発生する
回路で、リセッ１−信号φｆでリセットされる。５はセ
ンスアンプ・イネーブルＳＡＥ （クロックφ３）を発
生する回路で、その出力ＳＡＥ （φ３）で第３図のト
ランジスタＱ７が制御される。６はアクティブ・リスト
アーＡＲ３用クロックφ４を発生する回路で、その出力
ＡＲ３（φ４）で第３図のトランジスタＱ ＋ 。
やワード線ＷＬを選択するクロックφ２の発生回路は例
えば第４図のように構成され、外部からのストローブ信
号φＩＮで始動する。ストローブ信号φ、Ｎ（ＲＡＳ）
が入力制御回路１を通してアドレスバッファ制御回路２
に入力すると、その立下りでアドレスＡＤＤ （アドレ
スビットとその反転ビット）が発生し、図示しないがワ
ードデコーダ、などへ供給される。入力制御回路１は例
えばＴＴＬ−ＭＯＳの変換機能を有し、その出力はリセ
ット回路３へも供給される。リセット回路３の出力はア
ドレスバッファ制御回路２の他に、各種のクロック発生
回路４〜６に供給される。４はワードドライバへ供給さ
れてワード線ＷＬを選択させるクロックφ２を発生する
回路で、リセッ１−信号φｆでリセットされる。５はセ
ンスアンプ・イネーブルＳＡＥ （クロックφ３）を発
生する回路で、その出力ＳＡＥ （φ３）で第３図のト
ランジスタＱ７が制御される。６はアクティブ・リスト
アーＡＲ３用クロックφ４を発生する回路で、その出力
ＡＲ３（φ４）で第３図のトランジスタＱ ＋ 。
Ｑ２が制御される。これらのクロックの変化は第５図（
ａ）に示すようにφ１Ｎ−φ１−φ２−φ３−φ４の順
である。
ａ）に示すようにφ１Ｎ−φ１−φ２−φ３−φ４の順
である。
ところでメモリボードに多数のＤＲＡＭ実装し動作させ
ると、配線間のクロストーク等によるノイズの影響を受
け、第５図中）に示すようにφＩＮが一時的にＬレベル
になることがある。この場合、第４図（ａ）の回路はφ
ＩＮの立下りで始動し、その立上りからｔＤ遅れて動作
を完了するので、ノイズの幅が長いとワード線ＷＬは一
部又は全部立上ってしまう。一部でも立上ってトランジ
スタＱｓの閾値電圧を越えると該トランジスタＱθはオ
ンになり、容量ＣＢの充、放電が行なわれる。この場合
でもクロックφ３．φ４まで立上ればりフレッシュを行
ったのと同じになって問題はないが、ノイズの幅が短い
とワード線ＷＬが少し立上っただけで、クロックφ３．
φ４は発生しないうちにリセットがか＼す、クロックφ
３．φ４は発生せずじまいになる。このときセル情報の
破壊が起きる。
ると、配線間のクロストーク等によるノイズの影響を受
け、第５図中）に示すようにφＩＮが一時的にＬレベル
になることがある。この場合、第４図（ａ）の回路はφ
ＩＮの立下りで始動し、その立上りからｔＤ遅れて動作
を完了するので、ノイズの幅が長いとワード線ＷＬは一
部又は全部立上ってしまう。一部でも立上ってトランジ
スタＱｓの閾値電圧を越えると該トランジスタＱθはオ
ンになり、容量ＣＢの充、放電が行なわれる。この場合
でもクロックφ３．φ４まで立上ればりフレッシュを行
ったのと同じになって問題はないが、ノイズの幅が短い
とワード線ＷＬが少し立上っただけで、クロックφ３．
φ４は発生しないうちにリセットがか＼す、クロックφ
３．φ４は発生せずじまいになる。このときセル情報の
破壊が起きる。
つまり、第３図のセルＣ３に電荷がなく、且つビット線
ＢＬ、ＢＬがいずれもＶ ｃｃ／ ２にプリチャージさ
れているとすると、ワード線ＷＬが僅かに上昇してトラ
ンジスタＱ８が導通したとき、ビット線ＢＬからセルＣ
３へ電荷が流入する。この電荷流入はｌ・ランリスタＱ
ｆｌのソース側（Ｃｒ側）電位がワード線ＷＬの電位よ
りトランジスタＱ８のスレッショルド電圧だけ低下した
値になるまで続き、ここでトランジスタＱＢはカットオ
フになる。このためセルＣ３の電荷はワード線ＷＬの電
位に応じて増加し、該電位が高いほど情報“０”から“
１”に近づく。センスアンプは動作しなかったのでプル
ダウン、プルアンプはない。この結果、以後の通常動作
時にセンスアンプがセルＣ３の情報を“０”として検知
できなくなることもある。
ＢＬ、ＢＬがいずれもＶ ｃｃ／ ２にプリチャージさ
れているとすると、ワード線ＷＬが僅かに上昇してトラ
ンジスタＱ８が導通したとき、ビット線ＢＬからセルＣ
３へ電荷が流入する。この電荷流入はｌ・ランリスタＱ
ｆｌのソース側（Ｃｒ側）電位がワード線ＷＬの電位よ
りトランジスタＱ８のスレッショルド電圧だけ低下した
値になるまで続き、ここでトランジスタＱＢはカットオ
フになる。このためセルＣ３の電荷はワード線ＷＬの電
位に応じて増加し、該電位が高いほど情報“０”から“
１”に近づく。センスアンプは動作しなかったのでプル
ダウン、プルアンプはない。この結果、以後の通常動作
時にセンスアンプがセルＣ３の情報を“０”として検知
できなくなることもある。
メモリではクロックφ！Ｎの幅がある程度狭くてもメモ
リ動作を完全に行なわせるためにタイムアウト機能を備
えたものがあり、か＼る回路例を第４図（ｂ）に示す。
リ動作を完全に行なわせるためにタイムアウト機能を備
えたものがあり、か＼る回路例を第４図（ｂ）に示す。
この回路ではストローブ信号φＩＮの幅（Ｌ期間）ｔｗ
ｏ（第６図参照）がタイムアウト回路７の出力φＴｏの
立下りまでの遅延時間ｔＤｏを越えていればこれは幅ｔ
Ｗ２を有するもののように扱う。部ち入力制御回路１は
クロックφＩＮを受けるとその立下りよりｔＤＯ時間遅
れてＬ Ｌ−ベルのクロックφＴＯを、回路６からのク
ロックφ４によりリセットされる迄の間（ｔＷ２−ｔＤ
ＯＯ間）発生し、これをオアゲート８を介して帰還する
ので、クロックφＩＮは幅ｔＷＩであっても幅ＬＷ２で
あるのと等価になる（こ＼でｔＷ２＞ｔＷｌ）。インバ
ータ９，１０は入力制御回路１をパルスの正部分で動作
させるためのものである。このようにすれば外部からの
φＩＮがＳＡＥ等の立上りより早くＨに復帰してしまう
場合でもセル情報の破壊は生じない。
ｏ（第６図参照）がタイムアウト回路７の出力φＴｏの
立下りまでの遅延時間ｔＤｏを越えていればこれは幅ｔ
Ｗ２を有するもののように扱う。部ち入力制御回路１は
クロックφＩＮを受けるとその立下りよりｔＤＯ時間遅
れてＬ Ｌ−ベルのクロックφＴＯを、回路６からのク
ロックφ４によりリセットされる迄の間（ｔＷ２−ｔＤ
ＯＯ間）発生し、これをオアゲート８を介して帰還する
ので、クロックφＩＮは幅ｔＷＩであっても幅ＬＷ２で
あるのと等価になる（こ＼でｔＷ２＞ｔＷｌ）。インバ
ータ９，１０は入力制御回路１をパルスの正部分で動作
させるためのものである。このようにすれば外部からの
φＩＮがＳＡＥ等の立上りより早くＨに復帰してしまう
場合でもセル情報の破壊は生じない。
しかし、第６図（ｂｌのようにφＩＮのｔＷｌ ≦ｔＤ
Ｏである短いノイズはｔＷ２に拡大できないので、第５
図（ｂｌと同様の誤動作をする。
Ｏである短いノイズはｔＷ２に拡大できないので、第５
図（ｂｌと同様の誤動作をする。
本発明はか＼る点を改善しようとするものである。
本発明は、ストローブ信号の立下りを検出してワード線
選択を行なわせる信号を発生し、続いてセンスアンプを
アクティブにする信号を発生するグイナミソク型半導体
記憶装置において、該ワード線選択を行なわせる信号の
発生時点で既に該ストローブ信号が立上っているとき又
はタイムアラ１−信号がエネーブルになっていないとき
は該ワード線選択を行なわせる信号によるワード線の駆
動を禁止する回路を設けたことを特徴とするが、その構
成および作用の詳細は図示の実施例と共に説明する。
選択を行なわせる信号を発生し、続いてセンスアンプを
アクティブにする信号を発生するグイナミソク型半導体
記憶装置において、該ワード線選択を行なわせる信号の
発生時点で既に該ストローブ信号が立上っているとき又
はタイムアラ１−信号がエネーブルになっていないとき
は該ワード線選択を行なわせる信号によるワード線の駆
動を禁止する回路を設けたことを特徴とするが、その構
成および作用の詳細は図示の実施例と共に説明する。
第１図は本発明の一実施例を示すブロック図で、第４図
（ａ）の回路にインバータ１１とアンドゲート１２を追
加したものである。インバータ１１はストローブ信号φ
ＩＮを反転し、逆相のラッチ信号φＬを作成する。アン
ドゲート１２はこのラッチ信号φＬがＨである場合にだ
けワード線選択回路４の出力φ２を通過させる。従って
、第５図（ｂｌのようにφＩＮがノイズで一時的にＬに
低下しても、クロックφ２が立上る頃にはφＬがＬにな
っているのでワード線ＷＬの電位は全く上昇しない。尚
、回路１〜６に変更はないので、正常動作時には何ら支
障はない。
（ａ）の回路にインバータ１１とアンドゲート１２を追
加したものである。インバータ１１はストローブ信号φ
ＩＮを反転し、逆相のラッチ信号φＬを作成する。アン
ドゲート１２はこのラッチ信号φＬがＨである場合にだ
けワード線選択回路４の出力φ２を通過させる。従って
、第５図（ｂｌのようにφＩＮがノイズで一時的にＬに
低下しても、クロックφ２が立上る頃にはφＬがＬにな
っているのでワード線ＷＬの電位は全く上昇しない。尚
、回路１〜６に変更はないので、正常動作時には何ら支
障はない。
第２図は本発明の他の実施例を示すブロック図で、第４
図（ｂｌの回路にアンドゲート１２を追加したものであ
る。このゲート１２の制御信号はタイムアウト回路７か
ら得られるφＴｏ （φＴｏの反転信号）である。φ
Ｔｏは期間ｔＤｏＯ間は発生せず、そして期間ｔＤＯが
経過して一旦発生すれば期間ｔＷ２の終了まで保持され
るから、確実なワード線選択、セル記憶データの消滅回
避が行なえる。このアントゲ−Ｉ・１２の制御入力はφ
↑０の代りにオアゲート８の出力としてもよい。
図（ｂｌの回路にアンドゲート１２を追加したものであ
る。このゲート１２の制御信号はタイムアウト回路７か
ら得られるφＴｏ （φＴｏの反転信号）である。φ
Ｔｏは期間ｔＤｏＯ間は発生せず、そして期間ｔＤＯが
経過して一旦発生すれば期間ｔＷ２の終了まで保持され
るから、確実なワード線選択、セル記憶データの消滅回
避が行なえる。このアントゲ−Ｉ・１２の制御入力はφ
↑０の代りにオアゲート８の出力としてもよい。
第１図は第７図のように変形してもよい。この第７図は
ラッチ回路１４を設けた点が、第１図と異なる。第７図
も、アンドゲート１２よりワード線ＷＬ選択出力φ２が
出るのは、φ２２出力点でストローブ信号φＩＮがして
あるか否かによるが、第１図と異なる点は、ゲート１２
よりφ２が出力されるとラッチ回路１４がこれをラッチ
してＨレベル出力を維持し、φＩＮがＨ（スタンバイ）
になってもゲート１２からのφ２出力を中止させない点
である。ラッチ回路１４のリセットは回路３の出力φ１
により行なう。この結果、ゲート１２が一度φ２を出力
すると、φＩＮがスタンバイになってもリセットが行な
われるまでは該出力φ２は維持され、セルへのりストア
が充分行なわれる。
ラッチ回路１４を設けた点が、第１図と異なる。第７図
も、アンドゲート１２よりワード線ＷＬ選択出力φ２が
出るのは、φ２２出力点でストローブ信号φＩＮがして
あるか否かによるが、第１図と異なる点は、ゲート１２
よりφ２が出力されるとラッチ回路１４がこれをラッチ
してＨレベル出力を維持し、φＩＮがＨ（スタンバイ）
になってもゲート１２からのφ２出力を中止させない点
である。ラッチ回路１４のリセットは回路３の出力φ１
により行なう。この結果、ゲート１２が一度φ２を出力
すると、φＩＮがスタンバイになってもリセットが行な
われるまでは該出力φ２は維持され、セルへのりストア
が充分行なわれる。
以上述べたように本発明によれば、ダイナミック型のメ
モリにおいてストローブ信号のノイズでセル情報が破壊
される誤動作を防止できる利点がある。
モリにおいてストローブ信号のノイズでセル情報が破壊
される誤動作を防止できる利点がある。
第１図および第２図は本発明の異なる実施例を示すブロ
ック図、第３図はセンスアンプの回路図、第４図（ａ）
（ｂ）は従来の周辺回路のブロック図、第５図および
第６図はその動作波形図、第７図は第１図の変形例を示
すブロック図である。 図中、１は入力制御回路、３はリセット回路、４はワー
ド線選択回路、１２は禁止ゲートである。 （ｄ）桿８４Ｌ動作的 １６８１ 第５図 第１図の変し例 第７図
ック図、第３図はセンスアンプの回路図、第４図（ａ）
（ｂ）は従来の周辺回路のブロック図、第５図および
第６図はその動作波形図、第７図は第１図の変形例を示
すブロック図である。 図中、１は入力制御回路、３はリセット回路、４はワー
ド線選択回路、１２は禁止ゲートである。 （ｄ）桿８４Ｌ動作的 １６８１ 第５図 第１図の変し例 第７図
Claims (1)
- ストローブ信号の立下りを検出してワード線選択を行な
わせる信号を発生し、続いてセンスアンプをアクティブ
にする信号を発生するダイナミック型半導体記憶装置に
おいて、該ワード線選択を行なわせる信号の発生時点で
既に該ストローブ信号が立上っているときは該ワード線
選択を行なわせる信号によるワード線の駆動を禁止する
回路を設けたことを特徴とするダイナミック型半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178963A JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
| US06/894,148 US4739502A (en) | 1985-08-14 | 1986-08-07 | Clock signal generating circuit for dynamic type semiconductor memory device |
| KR8606548A KR900001806B1 (en) | 1985-08-14 | 1986-08-08 | Clock signal generator for dynamic semiconductor memroy |
| DE8686306262T DE3686926T2 (de) | 1985-08-14 | 1986-08-13 | Taktsignalgeneratorschaltung fuer eine dynamische halbleiterspeicheranordnung. |
| EP86306262A EP0212945B1 (en) | 1985-08-14 | 1986-08-13 | Clock signal generating circuit for dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178963A JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6238593A true JPS6238593A (ja) | 1987-02-19 |
| JPH0520837B2 JPH0520837B2 (ja) | 1993-03-22 |
Family
ID=16057722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178963A Granted JPS6238593A (ja) | 1985-08-14 | 1985-08-14 | ダイナミツク型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4739502A (ja) |
| EP (1) | EP0212945B1 (ja) |
| JP (1) | JPS6238593A (ja) |
| KR (1) | KR900001806B1 (ja) |
| DE (1) | DE3686926T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139792A (ja) * | 1988-08-26 | 1990-05-29 | Toshiba Corp | ダイナミック型メモリ及びダイナミック型メモリシステム |
| JP2008257868A (ja) * | 2008-07-30 | 2008-10-23 | Texas Instr Japan Ltd | ダイナミックメモリ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101227B2 (ja) * | 1986-11-29 | 1994-12-12 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPH0812760B2 (ja) * | 1986-11-29 | 1996-02-07 | 三菱電機株式会社 | ダイナミックメモリ装置 |
| JPH0197014A (ja) * | 1987-10-09 | 1989-04-14 | Toshiba Corp | 半導体集積回路 |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| US5157769A (en) * | 1989-07-21 | 1992-10-20 | Traveling Software, Inc. | Computer data interface for handheld computer transfer to second computer including cable connector circuitry for voltage modification |
| US6751696B2 (en) * | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| EP1004956B2 (en) * | 1990-04-18 | 2009-02-11 | Rambus Inc. | Method of operating a synchronous memory having a variable data output length |
| IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
| US5504864A (en) * | 1994-04-29 | 1996-04-02 | Traveling Software, Inc. | Low power-consumption interface apparatus and method for transferring data between a hand-held computer and a desk top computer |
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