JPS63127492A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63127492A JPS63127492A JP61272145A JP27214586A JPS63127492A JP S63127492 A JPS63127492 A JP S63127492A JP 61272145 A JP61272145 A JP 61272145A JP 27214586 A JP27214586 A JP 27214586A JP S63127492 A JPS63127492 A JP S63127492A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- static ram
- address change
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 230000003068 static effect Effects 0.000 abstract description 19
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 235000001630 Pyrus pyrifolia var culta Nutrition 0.000 description 1
- 240000002609 Pyrus pyrifolia var. culta Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はダイナミック形のメモリセルと、アドレス信
号の変化を検出して動作を開始する周辺回路とからなる
疑似スタチックＲＡＭにおいて、アドレス信号にノイズ
などが印加されても安定に動作する半導体記憶装置に関
するものである。
号の変化を検出して動作を開始する周辺回路とからなる
疑似スタチックＲＡＭにおいて、アドレス信号にノイズ
などが印加されても安定に動作する半導体記憶装置に関
するものである。
半導体ＲＡＭを大別すると、スタチックＲＡＭとダイナ
ミックＲＡＭとに分類できる。
ミックＲＡＭとに分類できる。
そして、前者のスタチックＲＡＭはクリップフロップ回
路をメモリセルの基本構造とし、その記憶の安定性を生
かして使い易さを重点に製品が設計されている。そのた
め、通常外部クロックを必要とせず、単に複数のアドレ
ス信号の信号レベルの組合せを与えるだけで、所望の番
地にアクセスできるように構成されている。
路をメモリセルの基本構造とし、その記憶の安定性を生
かして使い易さを重点に製品が設計されている。そのた
め、通常外部クロックを必要とせず、単に複数のアドレ
ス信号の信号レベルの組合せを与えるだけで、所望の番
地にアクセスできるように構成されている。
一方、後者のダイナミックＲＡＭはコンデンサの電荷の
有無で記憶を行い、メモリセルをアクセスするには複雑
な内部動作を必要とする。この内部動作をコントロール
するために通常外部クロックを必要としている。そして
、このダイナミックＲＡＭのメモリセルはスタチックＲ
ＡＭより簡単であまり面積を必要としないため同一容量
ならばダイナミックＲＡＭの方がチップ面積が小さくて
安く製造できるという利点がある。
有無で記憶を行い、メモリセルをアクセスするには複雑
な内部動作を必要とする。この内部動作をコントロール
するために通常外部クロックを必要としている。そして
、このダイナミックＲＡＭのメモリセルはスタチックＲ
ＡＭより簡単であまり面積を必要としないため同一容量
ならばダイナミックＲＡＭの方がチップ面積が小さくて
安く製造できるという利点がある。
つまシ、スタチックＲＡＭは使い易いが価格が高い。
一方、ダイナミックＲＡＭは使いにくいが価格が安いと
いう相反した性格を持っている。
いう相反した性格を持っている。
しかしながら、最近、スタチックＲＡＭとダイナミック
ＲＡＭの両者の利点を組合せて、見かけ上はスタチック
ＲＡＭであるが中味はダイナミックＲＡＭであるという
製品が提案され始めている。つまり、ビン配置、信号系
はスタチックＲＡＭと同一であυ、外部クロックを使用
しないが、メモリセルはダイナミックＲＡＭであり、内
部的にはクロックを用いるというものである。
ＲＡＭの両者の利点を組合せて、見かけ上はスタチック
ＲＡＭであるが中味はダイナミックＲＡＭであるという
製品が提案され始めている。つまり、ビン配置、信号系
はスタチックＲＡＭと同一であυ、外部クロックを使用
しないが、メモリセルはダイナミックＲＡＭであり、内
部的にはクロックを用いるというものである。
この中間形のＲＡＭ（通常、疑似スタチックＲＡＭと呼
称される）の構成例、すなわち、従来の半導体記憶装置
の一例を第３図に示し、その第３図の動作説明に供する
タイムチャートを第４図に示す。
称される）の構成例、すなわち、従来の半導体記憶装置
の一例を第３図に示し、その第３図の動作説明に供する
タイムチャートを第４図に示す。
第３図において、メモリセルフ！〜７ｎ とセンスアン
プ９１〜９ｎおよび行デコーダ５ならびに列デコーダ１
０などの基本構成は通常のダイナミックＲＡＭと同一で
ある。そして、異なる点は、アドレス変化検出回路２１
．２２・・・２ｎと、それに続くパルス発生回路３が存
在する点である。
プ９１〜９ｎおよび行デコーダ５ならびに列デコーダ１
０などの基本構成は通常のダイナミックＲＡＭと同一で
ある。そして、異なる点は、アドレス変化検出回路２１
．２２・・・２ｎと、それに続くパルス発生回路３が存
在する点である。
そして、スタチックＲＡＭの信号系ではクロックは存在
せず、アドレス信号の１Ｈ“レベル ＄Ｌルベルの組合
わせでメモリセルが選択される。したがって、その組合
せが変化したときが次のアクセスの開始となる。この時
、少くとも一つのアドレス信号が１Ｈ〃から％ Ｌ ｌ
ｌ あるいは％ Ｌｌがら％Ｈ〃へ変化するので、こ
の変化を検出してパルスを発生して、ダイナミックＲＡ
Ｍに必要なりロックのかわりをさせようとするのがアド
レス変化検出回路２１〜２ｎとパルス発生回路３である
。
せず、アドレス信号の１Ｈ“レベル ＄Ｌルベルの組合
わせでメモリセルが選択される。したがって、その組合
せが変化したときが次のアクセスの開始となる。この時
、少くとも一つのアドレス信号が１Ｈ〃から％ Ｌ ｌ
ｌ あるいは％ Ｌｌがら％Ｈ〃へ変化するので、こ
の変化を検出してパルスを発生して、ダイナミックＲＡ
Ｍに必要なりロックのかわりをさせようとするのがアド
レス変化検出回路２１〜２ｎとパルス発生回路３である
。
４はタイミング発生回路、６はダミーデコーダ、８１〜
８ｎはそれぞれビット線ＢＬ１〜ＢＥ、ｎの寄生容量で
ある。また、ｖｃｃは電源を示し、ｗＬはワードライン
、ＤＷＬはダミーワードラインを示す。
８ｎはそれぞれビット線ＢＬ１〜ＢＥ、ｎの寄生容量で
ある。また、ｖｃｃは電源を示し、ｗＬはワードライン
、ＤＷＬはダミーワードラインを示す。
そして、メモリセルフ１〜７ｎはそれぞれ１個のトラン
ジスタと１個の容量からなるダイナミック形のメモリセ
ルであシ、また、行デコーダ５およびセンスアンプ９１
〜９ｎｌｄメモリセルフ１〜７ｎＫ読み出しおよび書き
込みを行う周辺回路を構成している。
ジスタと１個の容量からなるダイナミック形のメモリセ
ルであシ、また、行デコーダ５およびセンスアンプ９１
〜９ｎｌｄメモリセルフ１〜７ｎＫ読み出しおよび書き
込みを行う周辺回路を構成している。
つぎにこの第３図に示す回路の動作を第４図を参照して
説明する。
説明する。
第４図の（＆）はアドレス信号を示したものであり、（
ｂ）はパルス発生回路３によって発生するパルスφ。、
（ｃ） Ｔ （ｄ） 、 （６）はタイミング発生回路
４によって発生する信号φ１．φい、φ？、（’）はメ
モリセル電圧、（ｆ）はメモリセル電圧、Ｑ）はビット
線ＢＬ、ｔ〜ＢＬｎにおける電位、色）は出力を示した
ものである。
ｂ）はパルス発生回路３によって発生するパルスφ。、
（ｃ） Ｔ （ｄ） 、 （６）はタイミング発生回路
４によって発生する信号φ１．φい、φ？、（’）はメ
モリセル電圧、（ｆ）はメモリセル電圧、Ｑ）はビット
線ＢＬ、ｔ〜ＢＬｎにおける電位、色）は出力を示した
ものである。
まず、行アドレス信号１１＋１！・・・１ｎが第４図（
−）に示すように変化すると、アドレス変化検出回路２
□〜２ｎがその変化を検出して信号を発生する。
−）に示すように変化すると、アドレス変化検出回路２
□〜２ｎがその変化を検出して信号を発生する。
そして、パルス発生回路３は複数個の行アドレス信号ｔ
ｔ、ｔｚ・・・１ｎのアドレス変化検出回路２ｈ２□・
・・２ｎからの信号を受け、一つでも信号があるとパル
スφＤ（第４図（ｂ）参照）を発生する。このパルスφ
ゎをもとに、内部の種々のタイミングがタイミング発生
回路４で発生される。
ｔ、ｔｚ・・・１ｎのアドレス変化検出回路２ｈ２□・
・・２ｎからの信号を受け、一つでも信号があるとパル
スφＤ（第４図（ｂ）参照）を発生する。このパルスφ
ゎをもとに、内部の種々のタイミングがタイミング発生
回路４で発生される。
ここで、通常のダイナミックＲＡＭでは、このパルスφ
。にあたるものが外部クロックとして外部から与えられ
るが、疑似スタチックＲＡＭではアドレス信号の変化を
もとにチップ内部で発生するようにしている点が最大の
相違である。
。にあたるものが外部クロックとして外部から与えられ
るが、疑似スタチックＲＡＭではアドレス信号の変化を
もとにチップ内部で発生するようにしている点が最大の
相違である。
さて、このパルスφ。をもとに種々のタイミングが発生
される。まず、信号φＦ（第４図（、）参照）が％ Ｈ
ｌから％（、Ｉになシ、ビット線ＢＬ、〜ＢＬｎのプリ
チャージトランジスタがオフし、ビット線ＢＬｔ−ＢＬ
ｎにメモリセルフ１〜７ｎのデータを受けとる準備が完
了する。つぎに、信号φＷＬ（第４図（Ｃ）参照）が％
Ｌ Ｉから％ ＨＩになり、 これによシ行デコーダ
５を通じワードラインＷＬが１ＬＩから１Ｈ′になシ、
メモリセルフ１〜７ｎのデータがビット線ＢＬ、〜ＢＬ
ｎに接続される。このとき、ビット線ＢＬＩ〜ＢＥ、ｎ
の電圧はメモリセルフ！〜７ｎの記憶内容が１Ｈ＃のと
きはそのまま１ＨＩになυ、記憶内容が％ Ｌ ｌのと
きは１ＨＩ よシわずかに下がった電圧になる。この電
圧降下は寄生容量８１〜８ｎとメモリセルフ１〜７ｎの
容量値との比で決定され、通常は２００ｍＶ程度の値で
ある。このとき、メモリセルフ１〜７ｎの電圧はビット
線ＢＬ１＝ＢＬｎと同一電圧になる。
される。まず、信号φＦ（第４図（、）参照）が％ Ｈ
ｌから％（、Ｉになシ、ビット線ＢＬ、〜ＢＬｎのプリ
チャージトランジスタがオフし、ビット線ＢＬｔ−ＢＬ
ｎにメモリセルフ１〜７ｎのデータを受けとる準備が完
了する。つぎに、信号φＷＬ（第４図（Ｃ）参照）が％
Ｌ Ｉから％ ＨＩになり、 これによシ行デコーダ
５を通じワードラインＷＬが１ＬＩから１Ｈ′になシ、
メモリセルフ１〜７ｎのデータがビット線ＢＬ、〜ＢＬ
ｎに接続される。このとき、ビット線ＢＬＩ〜ＢＥ、ｎ
の電圧はメモリセルフ！〜７ｎの記憶内容が１Ｈ＃のと
きはそのまま１ＨＩになυ、記憶内容が％ Ｌ ｌのと
きは１ＨＩ よシわずかに下がった電圧になる。この電
圧降下は寄生容量８１〜８ｎとメモリセルフ１〜７ｎの
容量値との比で決定され、通常は２００ｍＶ程度の値で
ある。このとき、メモリセルフ１〜７ｎの電圧はビット
線ＢＬ１＝ＢＬｎと同一電圧になる。
つぎに１信号φ１．（第４図（ｄ）参照）が％ Ｌ ７
７から％ ＨＩになると、センスアンプ９１〜９ｎ ２
＞１動作し、上記２００ｍＶの電位差を増幅し、ＡＨ＃
は％ Ｈ〃に１Ｌ′は完全な％ Ｌ ｌまで増幅する。
７から％ ＨＩになると、センスアンプ９１〜９ｎ ２
＞１動作し、上記２００ｍＶの電位差を増幅し、ＡＨ＃
は％ Ｈ〃に１Ｌ′は完全な％ Ｌ ｌまで増幅する。
ここで、指摘をしておかねばならないことは、ワードラ
インＷＬが１Ｈ＃になシメモリセルフ！〜７ｎのデータ
がビット線ＢＬＩ〜ＢＬｎに接続されてからセンスアン
プ９１〜９ｎで増幅されるまでの期間は、メモリセルフ
！〜７ｎの％ Ｌ １７の電圧が極めて高い値になって
いることである。つマシ、この期間ではメモリセルのデ
ータは一旦破壊された、いわゆる、破壊読み出しの状態
になっていることになる。
インＷＬが１Ｈ＃になシメモリセルフ！〜７ｎのデータ
がビット線ＢＬＩ〜ＢＬｎに接続されてからセンスアン
プ９１〜９ｎで増幅されるまでの期間は、メモリセルフ
！〜７ｎの％ Ｌ １７の電圧が極めて高い値になって
いることである。つマシ、この期間ではメモリセルのデ
ータは一旦破壊された、いわゆる、破壊読み出しの状態
になっていることになる。
さて、センスアンプ９１〜９ｎで増幅された信号は列デ
コーダ１０により選択され、出力回路１２を通じて出力
される。このように、行デコーダ５以後の動作は通常の
ダイナミックＲＡＭ と全く同一でおる。なお、１１
１〜１１２・・・ｌｌｎ は列デコーダ１０に供給さ
れる列アドレス信号を示し、１３は出力回路１２の出力
（第４図（ｈ）参照）である。
コーダ１０により選択され、出力回路１２を通じて出力
される。このように、行デコーダ５以後の動作は通常の
ダイナミックＲＡＭ と全く同一でおる。なお、１１
１〜１１２・・・ｌｌｎ は列デコーダ１０に供給さ
れる列アドレス信号を示し、１３は出力回路１２の出力
（第４図（ｈ）参照）である。
上記のような従来の半導体記憶装置、すなわち、このよ
うな疑似スタチックＲＡＭにおいては、スタチックＲＡ
Ｍ特有の使用上の制約を考慮に入れなければならない。
うな疑似スタチックＲＡＭにおいては、スタチックＲＡ
Ｍ特有の使用上の制約を考慮に入れなければならない。
既に述べたように、ダイナミックＲＡＭの動作中には一
旦メモリセルのデータが破壊される期間が存在する。し
たがって、もし万が−この期間に動作が打ち切られたと
すると、メモリセルのデータが破壊されたままになって
しまう。したがって、一旦動作が開始されたら、センス
アンプでの増幅が完了するまでは絶対に動作を打ち切っ
てはならない。そのため、通常のダイナミックＲＡＭで
は外部クロックの幅に厳密な規定を設け、使用する側は
その規定を守るのが絶対条件になっている。ところが、
スタチックＲＡＭではアドレス信号の制約の規定が緩い
ため、これをもとに内部クロックを作ると、そのクロッ
クの幅がダイナミックＲＡＭの条件を満たさずセルデー
タを破壊してしまうことがあり得るという問題点があっ
た。
旦メモリセルのデータが破壊される期間が存在する。し
たがって、もし万が−この期間に動作が打ち切られたと
すると、メモリセルのデータが破壊されたままになって
しまう。したがって、一旦動作が開始されたら、センス
アンプでの増幅が完了するまでは絶対に動作を打ち切っ
てはならない。そのため、通常のダイナミックＲＡＭで
は外部クロックの幅に厳密な規定を設け、使用する側は
その規定を守るのが絶対条件になっている。ところが、
スタチックＲＡＭではアドレス信号の制約の規定が緩い
ため、これをもとに内部クロックを作ると、そのクロッ
クの幅がダイナミックＲＡＭの条件を満たさずセルデー
タを破壊してしまうことがあり得るという問題点があっ
た。
第５図にスタチックＲＡＭ特有のアドレス信号の条件を
示す、すなわち、スタチックＲＡＭ でのアドレス信
号の考え得る例を示す。
示す、すなわち、スタチックＲＡＭ でのアドレス信
号の考え得る例を示す。
図において、（ａ）はアドレス信号の間に１ズレ“があ
る場合であり、この場合アドレス信号Ａ、の変化で内部
クロックが開始されていた時、アドレス信号Ａｚの変化
によυ新しい開始がかがシ、それまでのクロックが打ち
切られることになる。（ｂ）は同一のアドレスではある
が、短かいサイクルでアドレスが変化した時であり、や
はり途中で打ち切られることになる。（Ｃ）はアドレス
にノイズ信号Ｎがのったときの例である。ここで、第３
図に示すアドレス変化検出回路はノイズも信号の変化と
してとらえるため、やはシ同様の結果となる。そして、
（ａ）〜（Ｃ）もスタチックＲＡＭの実使用状態では常
に起こり得ることであるため、疑似スタチックＲＡＭは
これらの条件でも誤動作しないように構成することが必
要である。なお、（ｂ） 、 （ｃ）のＡはアドレス信
号を表わす。
る場合であり、この場合アドレス信号Ａ、の変化で内部
クロックが開始されていた時、アドレス信号Ａｚの変化
によυ新しい開始がかがシ、それまでのクロックが打ち
切られることになる。（ｂ）は同一のアドレスではある
が、短かいサイクルでアドレスが変化した時であり、や
はり途中で打ち切られることになる。（Ｃ）はアドレス
にノイズ信号Ｎがのったときの例である。ここで、第３
図に示すアドレス変化検出回路はノイズも信号の変化と
してとらえるため、やはシ同様の結果となる。そして、
（ａ）〜（Ｃ）もスタチックＲＡＭの実使用状態では常
に起こり得ることであるため、疑似スタチックＲＡＭは
これらの条件でも誤動作しないように構成することが必
要である。なお、（ｂ） 、 （ｃ）のＡはアドレス信
号を表わす。
この発明は、かかる問題点を解決するためになされたも
ので、スタチックＲＡＭ特有の条件下でも安定に動作す
る疑似スタチックＲｋＭ、ｆなわち、半導体記憶装置を
得ることを目的とする。
ので、スタチックＲＡＭ特有の条件下でも安定に動作す
る疑似スタチックＲｋＭ、ｆなわち、半導体記憶装置を
得ることを目的とする。
この発明による半導体記憶装置は、１個のトランジスタ
と１個の容量からなるダイナミック形のメモリセルと、
このメモリセルに読み出しおよび書き込みを行う周辺回
路を備え、アドレス信号の変化を検出して前記周辺回路
を制御する信号を発生する方式のダイナミックＲＡＭで
あって、アドレスの変化が短時間の間隔で続き、最初の
アドレス変化による内部動作が完了するまでに次のアド
レ ・ス変化が印加された際、２回目以降のアドレス変
化の情報を内部に一時記憶しておき、最初のアドレス変
化による内部動作が完了してから２回目以降のアドレス
変化に対応する内部動作を開始し得るようにしたもので
ある。
と１個の容量からなるダイナミック形のメモリセルと、
このメモリセルに読み出しおよび書き込みを行う周辺回
路を備え、アドレス信号の変化を検出して前記周辺回路
を制御する信号を発生する方式のダイナミックＲＡＭで
あって、アドレスの変化が短時間の間隔で続き、最初の
アドレス変化による内部動作が完了するまでに次のアド
レ ・ス変化が印加された際、２回目以降のアドレス変
化の情報を内部に一時記憶しておき、最初のアドレス変
化による内部動作が完了してから２回目以降のアドレス
変化に対応する内部動作を開始し得るようにしたもので
ある。
この発明においては、最初の動作中に次の動作命令を受
けとると、その命令をフラグ（Ｆｌｍｇ）信号で記憶し
ておき、最初の動作が完了した時点で次の動作命令によ
る再動作に移行する。
けとると、その命令をフラグ（Ｆｌｍｇ）信号で記憶し
ておき、最初の動作が完了した時点で次の動作命令によ
る再動作に移行する。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による半導体記憶装置の一実施例を示
す構成図で、鎖線で囲んだ部分がこの発明で追加された
部分である。
す構成図で、鎖線で囲んだ部分がこの発明で追加された
部分である。
この第１図において第３図と同一符号のものは相当部分
を示し、１４はＲＡＭが動作に入ったことを示すファイ
ビジー（φ、。ｓｙ）発生回路、１５は動作の途中につ
ぎの開始命令が入ったことを示すフラグ（Ｆｌｍｇ）回
路、１６はタイミングをコントロールする遅延回路であ
る。
を示し、１４はＲＡＭが動作に入ったことを示すファイ
ビジー（φ、。ｓｙ）発生回路、１５は動作の途中につ
ぎの開始命令が入ったことを示すフラグ（Ｆｌｍｇ）回
路、１６はタイミングをコントロールする遅延回路であ
る。
そして、この第１図に示す実施例の半導体記憶装置は、
アドレス信号の変化を検出して、メモリセルに読み出し
および書き込みを行う周辺回路を制御する信号を発生す
る方式のダイナミックＲＡＭであって、アドレスの変化
が短時間の間隔で続き、最初のアドレス変化による内部
動作が完了するまでに次のアドレス変化が印加された際
、２回目以降のアドレス変化の情報を内部に一時記憶し
ておき、最初のアドレス変化による内部動作が完了して
から２回目以降のアドレス変化に対応する内部動作を開
始するように構成されている。
アドレス信号の変化を検出して、メモリセルに読み出し
および書き込みを行う周辺回路を制御する信号を発生す
る方式のダイナミックＲＡＭであって、アドレスの変化
が短時間の間隔で続き、最初のアドレス変化による内部
動作が完了するまでに次のアドレス変化が印加された際
、２回目以降のアドレス変化の情報を内部に一時記憶し
ておき、最初のアドレス変化による内部動作が完了して
から２回目以降のアドレス変化に対応する内部動作を開
始するように構成されている。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
第２図は第１図の動作説明に供するタイムチャートで、
アドレス信号に短かいサイクルの信号が印加されたとき
の状態を示す。図において、（ａ）はアドレス信号Ａを
示したものであ！？ 、（ｂ） ｌ （ｅ） 、 （ｄ
）。
アドレス信号に短かいサイクルの信号が印加されたとき
の状態を示す。図において、（ａ）はアドレス信号Ａを
示したものであ！？ 、（ｂ） ｌ （ｅ） 、 （ｄ
）。
（ｅ） 、 （ｆ）はそれぞれパルスφ。、信号φ、。
ア、信号φＷＬ Ｔ信号φｇＡＩ信号φＦ、０）は信号
Ｆ１ｍｇを示したものである。
Ｆ１ｍｇを示したものである。
まず、最初のアドレスの変化（第２図（−）参照）で第
２図（ｂ）に示すような波形のパルスφゎが発生される
と、このパルスφゎをもとに第２図（ｃ）に示すような
波形の信号φ□１が発生される。 この信号φ、８１は
ＲＡＭが動作状態になっていることを示す信号で、一旦
発生されると、センスアンプ９１〜９ｎの動作が完了す
るまでは１Ｈ″になるように構成されている。
２図（ｂ）に示すような波形のパルスφゎが発生される
と、このパルスφゎをもとに第２図（ｃ）に示すような
波形の信号φ□１が発生される。 この信号φ、８１は
ＲＡＭが動作状態になっていることを示す信号で、一旦
発生されると、センスアンプ９１〜９ｎの動作が完了す
るまでは１Ｈ″になるように構成されている。
つぎに、この信号φ８゜８アがゝＨ“のとき、次のアド
レス変化が印加されたとき、パルスφゎ と信号φ。、
の％ Ｈｌ をもとに第２図（ｇ）に示すような波形の
フラグ（Ｆｌｍｇ）信号が発生される。ここで、このｌ
ｉ’ｌａｇ信号は次の動作開始命令を受けつけたことを
示す信号である。
レス変化が印加されたとき、パルスφゎ と信号φ。、
の％ Ｈｌ をもとに第２図（ｇ）に示すような波形の
フラグ（Ｆｌｍｇ）信号が発生される。ここで、このｌ
ｉ’ｌａｇ信号は次の動作開始命令を受けつけたことを
示す信号である。
つぎに、最初のアドレス信号変化による動作が完了する
と、信号φ１ＩＪ８Ｙ ＋信号φＷＬ（第２図（ｄ）参
照）、信号φ８．（第２図（、）参照）、信号Ｆ１轟ｇ
（・ 第２図（ｇ）参照）などは、’Ｌ’［セットされ
、また、信号φＦ（第２図（ｆ）参照）は％ ＨＩ
にセットされ、動作は一旦完了する。つぎに、第２図０
）に示す信号Ｆｌａｇが”Ｌｌになると、それが遅延回
路１６を通してファイビジー（φ。８ア）発生回路１４
およびタイミング発生回路４に伝えられ、動作が再びス
タートする。ここで、この遅延回路１６は、信号φ、は
％ Ｈ／ｆの期間を確保して、リセットを確実にするた
めのものである。そして、第２図では、（ａ）に示すア
ドレス信号Ａに短かいサイクルの信号が印加されたとき
のみ示しであるが、アドレス信号間に１ズレ“がある場
合やノイズがのったときにも全く同様の動作を行う。
と、信号φ１ＩＪ８Ｙ ＋信号φＷＬ（第２図（ｄ）参
照）、信号φ８．（第２図（、）参照）、信号Ｆ１轟ｇ
（・ 第２図（ｇ）参照）などは、’Ｌ’［セットされ
、また、信号φＦ（第２図（ｆ）参照）は％ ＨＩ
にセットされ、動作は一旦完了する。つぎに、第２図０
）に示す信号Ｆｌａｇが”Ｌｌになると、それが遅延回
路１６を通してファイビジー（φ。８ア）発生回路１４
およびタイミング発生回路４に伝えられ、動作が再びス
タートする。ここで、この遅延回路１６は、信号φ、は
％ Ｈ／ｆの期間を確保して、リセットを確実にするた
めのものである。そして、第２図では、（ａ）に示すア
ドレス信号Ａに短かいサイクルの信号が印加されたとき
のみ示しであるが、アドレス信号間に１ズレ“がある場
合やノイズがのったときにも全く同様の動作を行う。
以上説明したように、この発明によれば、最初の動作中
に次の動作命令を受けとると、その命令をフラグ（Ｆｌ
ｍｇ）信号で記憶しておき、最初の動作が完了した時点
で次の動作命令による再動作に移るように構成すること
によシ、スタチックＲＡＭ特有の条件下でも安定に動作
する疑似スタチックＲＡＭが得られるので、実用上の効
果は極めて大である。
に次の動作命令を受けとると、その命令をフラグ（Ｆｌ
ｍｇ）信号で記憶しておき、最初の動作が完了した時点
で次の動作命令による再動作に移るように構成すること
によシ、スタチックＲＡＭ特有の条件下でも安定に動作
する疑似スタチックＲＡＭが得られるので、実用上の効
果は極めて大である。
第１図はこの発明による半導体記憶装置の一実施例を示
す構成図、第２図は第１図の動作説明に供するタイムチ
ャート、第３図は従来の半導体記憶装置の一例を示す構
成図、第４図は第３図の動作説明に供するタイムチャー
ト、第５図はスタチックＲＡＭ特有のアドレス信号の条
件を示す説明図である。 ２１〜２ｎ・・・・アドレス変化検出回路、３・昏・番
パルス発生回路、４・φ・・タイミング発生回路、５・
・ｅ・行デコーダ、７１〜７ｎ・・Ｏ・メモリセル、９
１〜９ｎ・・・・センスアンプ、１０・・龜・タリデコ
ーダ、１４・・・・ファイビジー発生回路、１５φ・・
・フラグ回路、１６・・・・遅迩回路。
す構成図、第２図は第１図の動作説明に供するタイムチ
ャート、第３図は従来の半導体記憶装置の一例を示す構
成図、第４図は第３図の動作説明に供するタイムチャー
ト、第５図はスタチックＲＡＭ特有のアドレス信号の条
件を示す説明図である。 ２１〜２ｎ・・・・アドレス変化検出回路、３・昏・番
パルス発生回路、４・φ・・タイミング発生回路、５・
・ｅ・行デコーダ、７１〜７ｎ・・Ｏ・メモリセル、９
１〜９ｎ・・・・センスアンプ、１０・・龜・タリデコ
ーダ、１４・・・・ファイビジー発生回路、１５φ・・
・フラグ回路、１６・・・・遅迩回路。
Claims (1)
- １個のトランジスタと１個の容量からなるダイナミック
形のメモリセルと、このメモリセルに読み出しおよび書
き込みを行う周辺回路を備え、アドレス信号の変化を検
出して前記周辺回路を制御する信号を発生する方式のダ
イナミックＲＡＭであつて、アドレスの変化が短時間の
間隔で続き、最初のアドレス変化による内部動作が完了
するまでに次のアドレス変化が印加された際、２回目以
降のアドレス変化の情報を内部に一時記憶しておき、最
初のアドレス変化による内部動作が完了してから２回目
以降のアドレス変化に対応する内部動作を開始し得るよ
うにしたことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272145A JPH0770214B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体記憶装置 |
| US07/120,425 US4872143A (en) | 1986-11-14 | 1987-11-13 | Pseudo static random access memory employing dynamic memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61272145A JPH0770214B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63127492A true JPS63127492A (ja) | 1988-05-31 |
| JPH0770214B2 JPH0770214B2 (ja) | 1995-07-31 |
Family
ID=17509711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61272145A Expired - Lifetime JPH0770214B2 (ja) | 1986-11-14 | 1986-11-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4872143A (ja) |
| JP (1) | JPH0770214B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419852A2 (en) * | 1989-09-22 | 1991-04-03 | Texas Instruments Incorporated | A memory with selective address transition detection for cache operation |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261894A (ja) * | 1988-08-25 | 1990-03-01 | Nec Ic Microcomput Syst Ltd | 非同期式メモリ |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| US5214610A (en) * | 1989-09-22 | 1993-05-25 | Texas Instruments Incorporated | Memory with selective address transition detection for cache operation |
| US5113373A (en) * | 1990-08-06 | 1992-05-12 | Advanced Micro Devices, Inc. | Power control circuit |
| JP2876830B2 (ja) * | 1991-06-27 | 1999-03-31 | 日本電気株式会社 | 半導体記憶装置 |
| US5559990A (en) * | 1992-02-14 | 1996-09-24 | Advanced Micro Devices, Inc. | Memories with burst mode access |
| JPH06231581A (ja) * | 1993-02-05 | 1994-08-19 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
| US5493537A (en) * | 1994-02-28 | 1996-02-20 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with edge transition detection pulse disable |
| JPH09265791A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | 半導体記憶装置 |
| US6075751A (en) * | 1999-01-15 | 2000-06-13 | Intel Corporation | Signal transition detector for asynchronous circuits |
| US6658544B2 (en) * | 2000-12-27 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Techniques to asynchronously operate a synchronous memory |
| DE102005049094A1 (de) * | 2005-10-13 | 2007-04-19 | Robert Bosch Gmbh | Datenspeicher, Datenverarbeitungssystem und Betriebsverfahren dafür |
| US20140071783A1 (en) * | 2012-09-13 | 2014-03-13 | Lsi Corporation | Memory device with clock generation based on segmented address change detection |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0762958B2 (ja) * | 1983-06-03 | 1995-07-05 | 株式会社日立製作所 | Ｍｏｓ記憶装置 |
| JPS6079593A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体集積回路システム |
-
1986
- 1986-11-14 JP JP61272145A patent/JPH0770214B2/ja not_active Expired - Lifetime
-
1987
- 1987-11-13 US US07/120,425 patent/US4872143A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0419852A2 (en) * | 1989-09-22 | 1991-04-03 | Texas Instruments Incorporated | A memory with selective address transition detection for cache operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US4872143A (en) | 1989-10-03 |
| JPH0770214B2 (ja) | 1995-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63127492A (ja) | 半導体記憶装置 | |
| KR100282694B1 (ko) | 메모리의 비트 라인 리셋 회로 | |
| JPH05342862A (ja) | ダイナミックランダムアクセスメモリ装置 | |
| US6891770B2 (en) | Fully hidden refresh dynamic random access memory | |
| KR100301036B1 (ko) | 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 | |
| JPS6288197A (ja) | ダイナミツクランダムアクセスメモリ装置 | |
| US7352649B2 (en) | High speed array pipeline architecture | |
| JPS6171494A (ja) | 半導体記憶装置 | |
| US5703829A (en) | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal | |
| JPS63288497A (ja) | 半導体メモリ装置のレベルシフト回路 | |
| JPS62223891A (ja) | 半導体記憶装置 | |
| JPH0522316B2 (ja) | ||
| KR100793671B1 (ko) | 반도체 기억 장치 및 프리차지 방법 | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| US6608797B1 (en) | Automatic delay technique for early read and write operations in synchronous dynamic random access memories | |
| JP2658533B2 (ja) | 半導体記憶装置 | |
| KR20040024474A (ko) | 반도체 기억 장치 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JP2668165B2 (ja) | 半導体記憶装置 | |
| KR100267834B1 (ko) | 완전자발리프레쉬반도체메모리장치및이를이용한리프레쉬방법 | |
| JPH0551992B2 (ja) | ||
| JPS61170993A (ja) | 半導体記憶装置 | |
| JP2528825B2 (ja) | 半導体記憶装置のリセツト信号発生回路 | |
| JPH0750551B2 (ja) | 半導体記憶装置 | |
| JPS61182696A (ja) | ダイナミツク型ｒａｍ |