KR100282694B1 - 메모리의 비트 라인 리셋 회로 - Google Patents

메모리의 비트 라인 리셋 회로 Download PDF

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Abstract

스위칭 트랜지스터(20,22,22P,21,23,23P)와 트랜지스터(20,21)에 대한 제어 회로의 일부분은 메모리 셀측상의 비트 라인 리셋 회로를 구성한다. 비트 라인 BLC 또는 *BLC에 접속된 메모리 셀로부터 'H'의 판독시에 비트 라인 모두가 더 높은 전위 Vii에서 설정되는 반면에, 'L'의 판독시에는 비트 라인 모두가 더 낮은 리셋 전위 Vss로 설정된다. 전송 게이트(10,11)는 비트 라인 BL 및 *BL사이의 전위 차가 충분히 증폭되기 전에 오프된다. 파괴적으로 판독해온 메모리 셀내로 복구하는 동작은 비트 라인 리셋 동작과 동시에 실행된다.

Description

메모리의 비트 라인 리셋 회로
본 발명은 비트 라인 리셋 회로(프리차지 회로)에 관한 것이다.
도 9는 종래의 동기식 DRAM(SDRAM)의 구조를 도시하는 개략도이다. 이후의 설명에서 일반적으로 신호 S나 신호 라인 S는 신호 *S나 신호 라인 *S에 상호 보완적이다.
SDRAM은 뱅크 0의 DRAM 코어 1A와 뱅크 1의 DRAM 코어 1B를 포함한다. DRAM 코어는 메모리 셀 어레이, 행 디코더, 열 디코더, 열 게이트 및 센스 증폭기를 포함한다.
클럭 CK와 클럭 인에이블 신호 CKE는 클럭 버퍼 회로(2)를 통해 메모리의 각 부분으로 제공되고 동기식 동작이 실행된다.
명령 디코더(3)는 클럭이 상승할 때 칩 선택 신호 *CS, 행 어드레스 스트로브 신호 *RAS, 열 어드레스 스트로브 신호 *CAS 및 기록 인에이블 신호 *WE와 같은 입력 신호의 조합에 대응하는 명령을 발행한다. 예를 들어 모든 신호가 로우일 경우에 있어서, 모드 레지스터 명령이 발행되고 동작 모드는 어드레스 버퍼 회로(4)에서 모드 레지스터(5)로 제공되는 어드레스에 의해 설정된다. 동작 모드는 CAS 대기 시간, 버스트 길이 및 버스트 형태를 포함한다. 명령 디코더(3)로부터의 실행 명령 ACT, 판독 명령 READ 및 기록 명령 WRIT 등은 제어 회로(6A,6B)에 제공되고 이 제어 회로는 각각의 명령에 응답하여 DRAM 코어(1A,1B)에 제공한다.
어드레스 버퍼 회로(4)의 상위 어드레스 버퍼 레지스터에 있는 비트 A23~A12의 MSB인 뱅크 선택 비트 A23은 DRAM 코어 1A 및 1B중 어느 하나가 선택되도록 하며 행 어드레스 비트 A22~A12는 선택된 DRAM 코어 1A 또는 1B의 워드 라인이 선택되도록 한다. A11 내지 A0의 하위 어드레스는 열 어드레스 카운터 7A나 열 어드레스 카운터 7B에 로드되므로써 선택된 DRAM 코어 1A 또는 1B내의 열이 선택된다. 데이터를 판독할 때 이 열의 비트 라인 쌍의 데이터는 데이터 버스 라인 쌍에서 판독되고 데이터 버퍼 회로(8)를 통해서 외부적으로 검색된다. 데이터를 기록할 때 I/O 데이터 버퍼 회로(8)에 유지된 데이터는 데이터 버스 라인 쌍과 열 게이트를 통해 비트 라인 쌍으로 전송되고 워드 라인에 의해 선택된 메모리 셀에 기록된다. 버스트 길이가 2이상일 경우에 열 어드레스 카운터 7A 또는 7B는 클럭에 의해 증가되어 데이터가 연속적으로 판독되거나 기록된다.
도 9는 DRAM 코어 1A의 부분으로서 한 쌍의 비트 라인 BL 및 *BL에 접속된 회로를 개략적으로 도시한 것이다.
비트 라인 BL은 전송 게이트(10)에 의해 셀측 비트 라인 BLC와 센스 증폭기측 비트 라인 BLS로 나뉜다. 비트 라인 *BL은 전송 게이트(11)에 의해 셀측 비트 라인 *BLC와 센스 증폭기측 비트 라인 *BLS로 나뉜다. 비트 라인 BLC 및 *BLC의 각각에 복수의 메모리 셀이 접속된다. 도 9에서, 간단하게 메모리 셀(12,13)만이 각각 비트 라인 BLC 및 *BLC에 접속된 것이 도시된다. 비트 라인 BLC에서 복수의 메모리 셀에 대해 1개의 더미 셀(14)이 접속되고 비트 라인 *BLC에서 복수의 메모리 셀에 대해 1개의 더미 셀(15)이 접속된다.
비트 라인 BLS와 비트 라인 *BLS 사이에는 비트 라인 BL 및 *BL의 전위를 리셋하는 비트 라인 리셋 회로(16), 비트 라인 BL과 비트 라인 *BL사이의 전위 차를 증폭하는 센스 증폭기(17) 및 비트 라인 BLS와 *BLS사이의 데이터 라인 쌍을 온/오프하는 열 게이트(18)가 접속된다.
도 10을 참조하여 비트 라인 BL 및 *BL의 리셋 전위가 Vss(0V)이고 메모리 셀(12)내에 'H'(내부 전원 전위 Vii, 예를 들어 2V)가 유지된 경우에 메모리 셀로부터 데이터를 판독하는 동작에 관하여 설명할 것이다.
(1) 활성 명령 ACT
다음의 동작은 명령 디코더(3)로부터 발행된 활성 명령 ACT에 응답하여 실행된다.
A23 내지 A12의 상위 어드레스는 어드레스 버퍼 회로(4)의 상위 어드레스 레지스터에 유지되고, DRAM 코어 1A는 뱅크 선택 비트 A23='0'에 의해 선택되며, A22 내지 A12의 행 어드레스에 대응하는 워드 라인, 더미 워드 라인 및 게이트 제어 신호 BT가 활성화되어 메모리 셀(12)과 더미 셀(15)의 전송 게이트 및 전송 게이트(10,11)가 온된다. 양의 전하 2Q 및 Q는 메모리 셀(12)과 더미 셀(15)로부터 비트 라인 BL 및 *BL로 각각 제공되어 비트 라인 BL 및 *BL의 전위는 Vss에서 각각 2ΔV와 ΔV에 만큼 증가된다. 그러면, 센스 증폭기(17)는 활성화되고 비트 라인 BL 및 *BL사이의 전위 차 ΔV 예를 들어, 2V가 증폭되어 비트 라인 BL 및 *BL의 전위가 각각 Vii 및 Vss가 된다.
(2) 판독 명령 READ
판독 명령 READ는 명령 디코더(3)로부터 발행되어 다음의 동작이 실행된다.
A11 내지 A0의 열 어드레스는 열 어드레스 카운터 7A로 로드된다. 열 어드레스에 대응하는 열 게이트(18)는 온되고, 비트 라인 BL 및 *BL상의 데이터는 데이터 버스 라인을 통해 I/O 데이터 버퍼(8)로 전송되어 외부로 출력된다. 이 과정에서 파이프라인 처리가 클럭에 동기화하여 실행된다. 예를 들어, 버스트 길이가 3일 경우에 열 어드레스 카운터 7A는 동일한 행 어드레스 하에서 각 클럭에 대해 2배로 증가되고 데이터는 또 다른 2개의 비트 라인 쌍으로부터 연속적으로 판독될 수 있다.
(3) 프리차지 명령 PREC
다음의 동작은 명령 디코더(3)로부터의 프리차지 명령 PREC의 발행에 따라 실행된다.
도 10에 도시된 바와 같이, 워드 라인과 더미 워드 라인은 복구 동작을 종결시키기 위해 비활성화된다. 그래서 tr 기간에 비트 라인 리셋 회로(16)가 활성화하는 동안 센스 증폭기(17)는 비활성화되므로써 비트 라인이 전위 Vss로 리셋된다. 게이트 제어 신호 BT는 전송 게이트(10,11)를 폐쇄하기 위해 비활성화된다.
명령 READA나 WRITA가 DRAM 코어 1A로 발행된 후 DRAM 코어 1B가 액세스되는 경우에, DRAM 코어 1B는 DRAM 코어 1A의 마지막 리셋 동작과 동시에 동작될 수 있다. 따라서, DRAM 코어 1A의 리셋 동작은 숨겨진다.
또 다른 워드 라인을 활성화하는데 있어서, DRAM 코어 1A를 다시 액세스할 때 다음 동작은 리셋 기간의 만료 전에 시작될 수 없다. 클럭 CLK의 사이클은 약 10㎱이다. 그러나 비교적 큰 기생 캐패시턴스와 레지스턴스를 가진 긴 비트 라인에 접속된 다수의 메모리 셀로 인해 리셋 시간 Tr은 약 30㎱로 비교적 길다. 이러한 문제점은 비버스트 모드에서도 발생되며 따라서 단일 뱅크를 갖는 통상의 DRAM에서도 생긴다.
이러한 문제를 해결하기 위해 일본 공개 공보 제 8-221983호는 또 다른 비트 라인 리셋 회로가 BLC와 *BLC사이에 접속되고, 상술된 메모리 셀의 동작 (3)과 병행하여 센스 증폭기에 의한 동작 (2)가 계속되는 동안, BLC와 *BLC 사이의 전위차가 동작 (2)동안의 진폭에 근접하여 도달하는 시점에서 전송 게이트(10,11)가 오프되는 방법을 개시하고 있다.
특히, 열 어드레스가 동일한 행 어드레스 하에서 변화하는 버스트 모드에서 *CAS의 제2 상승 후에, 워드 라인이 상승하고 다음 게이트 제어 신호 BT는 전송 게이트(10,11)를 오프하기 위해 낮아진다. 그러면, BLC와 *BLC는 비트 라인 리셋 회로에 의해 Vii/2의 전위로 프리차지된다. 게이트 제어 신호 BT는 센스 증폭기(17)의 활성화로부터 소정의 시간의 경과 후에 떨어진다.
리셋 전위 Vss=0V일 때, 센스 증폭기(17)가 증폭 동작을 하는 동안 메모리 셀 캐패시터의 전압 Vc에서의 변화는로 표현되고 여기서 시정수 τ=(메모리 셀과 비트 라인 BL1에서 양 전송 게이트의 레지스턴스) X (메모리 셀 캐패시턴스와 비트 라인 BL1의 캐패시턴스)이다. 이 공식에서 알수 있는 바와 같이, 전압 Vc는 Vii까지 천천히 변화한다. 상기 설명된 작은 전압 ΔV가 안정화되기 위해, 전송 게이트(10,11)는 전압 Vc가 최대 전압 Vii의 약 95%에 도달할 때까지 오프될 수 없다. 상기 공보는 버스트 길이가 4인 경우를 개시한다. 그러나 버스트 길이가 2일 때, 상기 (3)의 동작은 (2)의 동작의 말단에서 개시되기 때문에 2개의 동작이 동시에 실행될 수 없다.
전위 Vii/2로 메모리 셀측 비트 라인을 프리차지하는 회로를 개시한 상기 공보에있어서, 비트 라인 쌍을 프리차지하기 때문에 부하가 커져서 결국 더 긴 프리차지 시간을 초래한다.
상기 설명된 문제의 관점에서 본 발명의 목적은 초기에 센스 증폭기 측으로부터 메모리 셀측상의 비트 라인을 분리하고 복구 동작과 비트 라인 동작을 동시에 실행함으로써 RAS 사이클 시간을 단기화할 수 있는 비트 라인 리셋 회로를 갖는 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 종래보다 더 작은 부하의 비트 라인 리셋 회로를 갖는 메모리를 제공하는 것이다.
본 발명의 추가적인 목적은 센스 증폭기 측으로부터 메모리 셀측상의 비트 라인을 분리하여 메모리 셀을 선택하는 것과 동시에 센스 증폭기를 리셋함으로써 RAS 사이클 시간을 단기화할 수 있는 비트 라인 리셋 회로를 갖는 메모리를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 동기식 DRAM의 개략도.
도 2는 도 1의 회로의 부분을 도시한 회로도.
도 3은 도 2의 회로의 동작을 도시하는 개략적인 파형도.
도 3a는 도 2의 회로의 또 다른 동작을 도시하는 개략적인 파형도.
도 4a 내지 4c는 도 1의 회로의 동작을 도시하는 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 도 2와 같은 회로도.
도 6은 도 5의 회로의 동작을 도시하는 개략적인 파형도.
도 7은 본 발명의 제3 실시예에 따른 도 2와 같은 회로도.
도 8은 도 7의 회로의 동작을 도시하는 개략적인 파형도.
도 9는 종래의 동기 DRAM을 도시하는 개략도.
도 10은 도 9의 회로의 동작을 도시하는 개략적인 파형도.
＜도면의 주요 부분에 대한 부호의 설명＞
2: 클럭 버퍼
3: 명령 디코더
4: 어드레스 버퍼
5: 모드 레지스터
6: 제어 회로
8: I/O 데이터 버퍼
본 발명의 제1 특징은 비트 라인과; 비트 라인에 접속된 메모리 셀과; 비트 라인을 리셋 전위로 리셋하는 비트 라인 리셋 회로를 포함하고, 상기 리셋 전위는 메모리 셀로부터 각각 '하이' 또는 '로우' 데이터를 판독할 때 더 높은 또는 더 낮은 전위로 리셋하는 메모리를 제공하는 것이다.
본 발명의 제1 특징에서, 비트 라인에 접속된 메모리 셀로부터 "하이" 데이터를 판독할 때 비트 라인이 높은 전위로 리셋되고 메모리 셀로부터 "로우" 데이터를 판독할 때 낮은 전위로 리셋되기 때문에, 데이터를 파괴적으로 판독해온 메모리 셀로 복구하는 동작은 비트 라인을 리셋하는 동작과 동시에 실행될 수 있어서 RAS 사이클 시간을 단기화한다.
본 발명의 제2 특징에서, 비트 라인 리셋 회로는 높은 리셋 전위를 비트 라인에 제공하는 제1 스위칭 소자와; 낮은 리셋 전위를 비트 라인에 제공하는 제2 스위칭 소자와; 메모리 셀로부터 "하이" 데이터를 판독할 때 제1 스위칭 소자를 온하고, 메모리 셀로부터 "로우" 데이터를 판독할 때 제2 스위칭 소자를 온하는 리셋 제어 회로를 포함하는 것으로 제1 특징에서 제한된 메모리를 제공하는 것이다.
본 발명의 제3 특징에서, 제1 및 제2 비트 라인과; 제1 비트 라인에 접속된 메모리 셀과; 상기 리셋 전위는 메모리 셀로부터 각각 '하이' 또는 '로우' 데이터를 판독할 때 더 높은 또는 더 낮은 전위로 리셋하는 메모리를 제공하는 것이다.
본 발명의 제3 특징과 같이, 제1 및 제2 비트 라인이 제1 비트 라인에 접속된 메모리 셀로부터 '하이' 데이터를 판독할 때 더 높은 전위를 리셋하고 메모리 셀로부터 '로우' 데이터를 판독할 때 더 낮은 전위를 리셋하기 때문에, 데이터를 파괴적으로 판독해온 것으로부터 메모리 셀내로의 복구 동작은 비트 라인을 리셋하는 동작과 동시에 실행될 수 있으므로, RAS 사이클 시간이 단기화된다.
본 발명의 제4 특징에서, 제1 비트 라인에 높은 리셋 전위를 제공하는 제1 스위칭 소자와; 제1 비트 라인에 낮은 리셋 전위를 제공하는 제2 스위칭 소자와; 메모리 셀로부터 '하이' 데이터를 판독할 때 제1 스위칭 소자를 온하고 메모리 셀로부터 '로우' 데이터를 판독할 때 제2 스위칭 소자를 온하는 리셋 제어 회로를 포함하는 비트 라인 리셋 회로에 있어서 제3 특징에서 제한되는 것과 같은 메모리를 제공한다.
본 발명의 제5 특징에 있어서, 제1 및 제2 배선과; 제1 비트 라인과 제1 배선 사이에 접속된 제1 전송 게이트와; 제2 비트 라인과 제2 배선 사이에 접속된 제2 전송 게이트와; 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와; 제1 및 제2 전송 게이트 모두를 온하여 비트 라인 사이의 전위 차를 증폭하도록 센스 증폭기를 활성화하며, 센스 증폭기가 활성화하면서 비트 라인 리셋 회로에 의해 비트 라인을 리셋 전위로 리셋하도록 제1 및 제2 전송 게이트를 오프하는 게이트 및 증폭기 제어 회로를 포함하는 제4 특징에서 제한된 것과 같은 메모리를 제공하는 것이다.
본 발명의 제5 특징에서, 제1 및 제2 비트 라인은 센스 증폭기로부터 초기에 분리될 수 있고 또한, 제1 및 제2 배선사이의 전위 차를 증폭하고 데이터를 파괴적으로 판독해온 것으로부터 메모리 셀로 재기록하며 비트 라인을 리셋하는 동작은 동시에 실행될 수 있음으로써 RAS 사이클 시간이 단기화된다.
본 발명의 제6 특징은 제5 특징에 제한된 메모리를 제공하는 것으로 비트 라인 리셋 회로는 제1 비트 라인과 제1 및 제2 스위칭 소자 모두사이에서 접속된 공통 스위칭 소자와; 제1 비트 라인과 제2 비트 라인사이에 접속된 이퀄라이저 스위칭 소자를 더 포함하며 리셋 제어 회로는 제1 및 제2 전송 게이트가 오프될 때 공통 스위칭 소자와 이퀄라이저 스위칭 소자를 온한다.
본 발명의 제7 특징은 제5 특징에 제한된 메모리를 제공하는 것으로, 제2 비트 라인에 접속되며, 제2 비트 라인의 전위로부터 논리적인 레벨로 반전된 전위로 리셋되는 캐패시터를 갖는 더미 셀을 추가로 포함한다.
본 발명의 제8 특징에서 제1 및 제2 비트 라인과; 제1 비트 라인에 접속된 메모리 셀과; 제1 및 제2 배선과; 제1 비트 라인과 제1 배선 사이에 접속된 제1 전송 게이트와; 제2 비트 라인과 제2 배선 사이에 접속된 제2 전송 게이트와; 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와; 제1 비트 라인과 리셋 전위 컨덕터 사이에 직렬로 접속된 제1 및 제2 스위칭 소자를 갖고 제2 비트 라인과 리셋 전위 컨덕터 사이에 직렬로 접속된 제3 및 제4 스위칭 소자를 갖고, 제1 및 제3 스위칭 소자는 제1 및 제2 전송 게이트의 반전 온/오프로 제어되고 제2 및 제4 스위칭 소자는 제1 및 제2 배선에 의해 제어되는 비트 라인 리셋 회로와; 제1 및 제2 전송 게이트 모두를 온하여 비트 라인 사이의 전위 차를 증폭하도록 센스 증폭기를 활성화하며 센스 증폭기를 활성화하면서 비트 라인 리셋 회로에 의해 비트 라인을 리셋 전위로 리셋하도록 제1 및 제2 전송 게이트 모두를 오프하는 게이트 및 증폭기 제어 회로를 포함하는 메모리를 제공하는 것이다.
본 발명의 제8 특징은 비트 라인 리셋 회로의 부하를 더 작게 하는 것이다.
본 발명의 제9 특징은 제8 특징에 있어서 제1 및 제3 스위칭 소자는 제1 및 제2 전송 게이트에 대한 제어 신호와 동일한 제어 신호에 의해 제어되는 메모리를 제공하는 것이다.
본 발명의 제10 특징은 제8 특징에 있어서, 제1 및 제3 스위칭 소자는 제1 및 제2 전송 게이트에 대한 제어 신호의 반전된 논리 레벨을 갖는 제어 신호에 의해 제어되는 메모리를 제공하는 것이다.
본 발명의 제11 특징은 제8 특징에 있어서, 제2 스위칭 소자는 제1 배선에 접속된 제어 입력을 갖고 제4 스위칭 소자는 제2 배선에 접속된 제어 입력을 갖는 메모리를 제공하는 것이다.
본 발명의 제12 특징에서 메모리는 제1 및 제2 비트 라인과; 제1 비트 라인에 접속된 메모리 셀과; 제1 및 제2 배선과; 제1 비트 라인과 제1 배선 사이에 접속된 제1 전송 게이트와; 제2 비트 라인과 제2 배선 사이에 접속된 제2 전송 게이트와; 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와; 제1 및 제2 비트 라인을 리셋 전위로 리셋하는 제1 및 제2 비트 라인에 접속된 비트 라인 리셋 회로와; 제1 및 제2 배선을 리셋 전위로 리셋하는 제1 및 제2 배선에 접속된 배선 리셋 회로와; 센스 증폭기를 비활성화하며 배선을 리셋 전위로 리셋하는 배선 리셋 회로를 활성화하여 오프된 제1 및 제2 전송 게이트 모두를 메모리 셀로 선택하고, 제1 및 제2 전송 게이트 모두를 온하며 비트 라인 사이의 전위 차를 증폭하기 위해 센스 증폭기를 활성화하며, 제1 및 제2 전송 게이트 모두를 오프하여 비트 라인을 리셋 전위로 리셋하는 비트 라인 리셋 회로를 활성화하는 제어 회로를 포함하는 것을 제공한다.
본 발명의 또 다른 특징, 목적 및 장점은 첨부된 도면과 관련한 이하의 상세한 설명에서 명백해질 것이다.
도면에 언급된 바와 같이 동일한 참조 번호는 여러 도면에 있어서 동일하거나 그에 해당하는 부분을 나타내며 본 발명의 바람직한 실시예는 이하에서 설명된다.
제1 실시예
도 1은 본 발명의 제1 실시예에 따른 동기식 DRAM의 구조를 도시한 개략도이며 도 9에 대응하고 있다. 도 2는 도 1의 DRAM 코어 1C의 프레임에 기재된 회로를 자세히 도시한 것이다.
DRAM 코어 1C 및 1D와 제어 회로 6C 및 6D는 도 9의 DRAM 코어 1C 및 1D와 제어 회로 6A 및 6B와 각각 유사하다.
도 2에서 게이트를 ｏ로 표시한 트랜지스터(171,172)는 PMOSFET이고, 또 다른 트랜지스터는 NMOSFET이다. 이 회로의 비트 라인 리셋 전위는 Vss이다. 예를 들어, 내부 전원 전위 Vii는 2.5V이고, 내부 부스트 전위 SVii가 3.8V이고 기준 전위 Vss가 0V이다. SVii는 Vii와 MOS 트랜지스터의 임계 전압을 더한 값보다 더 높다. 셀 캐패시터의 일단부에는 셀 극판 전위 Vcp=Vii/2가 공급된다. 더미 셀(15)의 캐패시터(151)의 캐패시턴스는 메모리 셀(12)의 캐패시터(121)의 캐패시턴스의 반이다. 더미 셀을 리셋하므로써 캐패시터(151)에 유지된 전하량은 메모리 셀(12)내에 'H'(Vii)가 유지될 때의 전하량의 반이다.
데이터를 판독할 때, 비트 라인 BL과 *BL 사이의 약 0.2V의 작은 전위 차 ΔV는 풀 스윙하도록 센스 증폭기(17)에 의해 증폭된다. 그후에, 전송 게이트(10,11)는 비트 라인 BLC 및 *BLC의 전위를 리셋하기 위해 오프되는데 이는 센스 증폭기(17)측상의 비트 라인 BLS 및 *BLS의 전위에 영향을 주지 않는다. 이 리셋 동작은 열 게이트(18)로부터의 판독 동작과 동시에 실행되기 때문에 숨겨진다. 센스 증폭기측상의 비트 라인 BLS 및 *BLS의 전위는 다음 액세스를 준비하기 위해 리셋할 필요가 있다. 센스 증폭기측상의 비트 라인이 셀측상의 비트 라인보다 길이면에서 더 짧고 작은 기생 캐패시턴스와 레지스턴스를 갖는다는 점에서 약 10㎱의 시간 즉, 1클럭 사이클이 비트 라인 BLS 및 *BLS를 리셋하기에는 충분하다.
비트 라인 BLC 및 *BLC의 전위는 전송 게이트(10,11)를 오프한 Vss에서 리셋된다. 그러므로 각각의 스위칭 트랜지스터(20,21)의 단부가 비트 라인 BLC 및 *BLC에 접속되어 스위칭 트랜지스터(20,21)가 전송 게이트(10,11)에 대한 게이트 제어 신호 BT의 상보 신호 *BT에 의해 온/오프되고 그에 따라 스위칭 트랜지스터(20,21)를 통해 비트 라인 BLC 및 *BLC에 각각 리셋 전위 Vss를 공급하는 것을 가능하게 한다.
비트 라인 BL과 *BL 사이의 작은 전위차 ΔV를 증폭한 후, 비트 라인 BLS가 리셋 전위 Vss일 때 비트 라인 *BLC만 리셋되어야만 한다. 반대로 비트 라인 *BLS가 이러한 증폭후에 리셋 전위 Vss일 때, 비트 라인 BLC만 리셋되어야만 한다. 그러므로 스위칭 트랜지스터(22,23)는 각각 스위칭 트랜지스터(20,21)에 직렬로 접속되고 스위칭 트랜지스터(22,23)의 게이트는 비트 라인 BLS 및 *BLS에 각각 접속된 다.
메모리 셀측상의 비트 라인 리셋 회로는 4개의 트랜지스터(20 내지 23)로 구성되고 트랜지스터(20,21)는 게이트 제어 신호 BT의 상보 신호 *BT에 의해 온/오프되며, 트랜지스터(22,23)는 비트 라인 BT 및 *BT의 전위에 의해 각각 온/오프되어 비트 라인쌍 중 하나의 비트 라인만을 프리차지함으로써 비트 라인 리셋 회로의 작은 부하가 가능하다.
도 2의 제어 신호는 제어 회로(6C)에 의해 발생된다.
도 3을 참조하여, 메모리 셀(12)내에 'H'가 유지된 경우에 메모리 셀(12)로부터 데이터를 판독하는 동작을 설명할 것이다.
초기 상태에서, 비트 라인 BL 및 *BLZ, 구동 신호 라인 PSA 및 NSA, 워드 라인, 더미 워드 라인, 열 선택 라인 CL, 리셋 신호 BRST 및 DRST 및 게이트 제어 신호 BT는 기준 전위 Vss를 갖는다. 전송 게이트측상의 더미 셀(15)의 캐패시터(151)의 전극은 전위 Vii에 리셋되어 있다.
(1) 활성 명령 ACTR
이러한 상태하에서, 다음의 동작은 명령 디코더 3A로부터 발행된 판독 동작에 대한 활성 명령 ACTR에 응답하여 제어 회로 6C에 의해 실행된다.
A23 내지 A12의 상위 어드레스는 어드레스 버퍼 회로(4)의 상위 어드레스 레지스터에 유지되고 DRAM 코어 1C는 뱅크 선택 비트 A23='0'에 의해 선택된다. A22 내지 A12의 하위 어드레스에 대응하는 워드 라인 WL0, 최하위 비트 A12에 대응하는 더미 워드 라인 DWL1 및 제어 신호 BT가 활성화되므로써 전송 게이트(122,152,10,11)가 온되고 스위칭 트랜지스터(20,21)는 오프된다. 양의 전하 2Q 및 Q는 캐패시터(121,151)에서 비트 라인 BL 및 *BL로 각각 제공되어 비트 라인 BL 및 *BL의 전위는 Vss에서 2ΔV 및 ΔV만큼 각각 상승한다. 그러므로, 센스 증폭기(17)가 활성화되고 비트 라인 BL과 *BL 사이의 전위차 ΔV가 증폭된다. 그러므로 비트 라인 BL 및 *BL의 전위는 각각 Vii 및 Vss가 된다.
도시되지 않은 또 다른 비트 라인 쌍의 신호도 유사한 방식으로 증폭되어 메모리 셀로부터 판독되기 전의 메모리 내용에 따라서 한쪽 및 다른쪽 비트 라인 쌍은 각각 전위 Vii 및 Vss가 된다.
종래의 기술의 활성 명령 ACT에 대해서는 이러한 과정으로서 동작을 완료한다. 본 발명에 따른 판독 동작에 대한 활성 명령 ACTR에서, 다음의 제1 및 제2 동작이 추가된다.
제1 동작에서, 워드 라인 WL0 및 더미 워드 라인 DWL1은 전위 SVii에서 전위 Vss로 변화하고 전송 게이트(122,152)가 오프되므로써 파괴적으로 판독되어온 메모리 셀(12) 내에서의 'H' 복구가 완료된다. 도시되지 않는 또 다른 비트 라인 쌍도 동일하게 실행된다.
제2 동작에서, 게이트 제어 신호 BT는 전위 Vss로 천이하고 게이트 제어 신호 *BT는 전위 SVii로 천이하여 전송 게이트(10,11)가 오프되는 반면에, 스위칭 트랜지스터(20,21)는 온된다. 게이트 제어 신호 *BT가 상승하기 시작하는 시점은 게이트 제어 신호 BT가 하강하기 시작하는 시점에서부터 조금 늦추는 것이 바람직하다. 비트 라인 BLS 및 *BLS는 이미 각각 전위 Vii 및 Vss로 되어 있다. 그러므로, 스위칭 트랜지스터(23)는 온되고 스위칭 트랜지스터(23)가 오프된다. 결과적으로 비트 라인 BLS가 전위 Vii에서 유지되는 상태에서 비트 라인 BLC는 전위 Vss로 리셋된다. 이는 도시되지 않은 또 다른 비트 라인 쌍의 경우도 동일하게 전위 Vii에 있는 셀측상의 비트 라인은 전위 Vss에 리셋된다. 셀측 비트 라인을 리셋 시간 Tcr은 종래의 기술에서 비트 라인 리셋 시간과 대체적으로 동일한 약 30㎱이다.
제2 동작에서, 더미 셀은 상술된 비트 라인의 리셋과 동시에 리셋된다. 즉, 리셋 신호 DRST의 펄스는 소정의 시간동안 전송 게이트(143,153)에 공급되고 전송 게이트측상의 더미 셀(14,15)의 캐패시터의 전극은 전위 Vii에서 리셋된다. 도시 생략된 또 다른 비트 라인 쌍도 동일하게 된다.
(2A) 판독 명령 READ
명령 디코더 3A로부터의 판독 명령 READ는 상기 제2 동작이 시작할 때와 대략 동일한 시간에 발행된다. 이 판독 명령 READ의 발행에 따라서 다음의 동작은 제2 동작과 동시에 실행된다.
A11 내지 A0의 열 어드레스는 열 어드레스 카운터(7A)에 로드되고 열 어드레스에 대응하는 열 게이트(18)의 전송 게이트(181,182)는 온된다. 따라서 비트 라인 BLS 및 *BLS상의 데이터는 각각 데이터 버스 라인 DB 및 *DB를 통해 도 1의 I/O데이터 버퍼 회로(8)로 전송되어 외부로 출력된다. 이 과정에서, 파이프라인 처리는 클럭과 동기화되어 실행된다. 예를 들어, 버퍼 길이가 3이면 도 1의 열 어드레스 카운터(7A)는 각 클럭에서 두배로 증가되고 또 다른 2비트 라인 쌍으로부터의 데이터는 동일한 행 어드레스에서 연속적으로 판독된다.
(3A) 프리차지 명령 PREC
그러면, 다음의 동작은 명령 디코더 3A로부터 발행되는 프리차지 명령 PREC에 따라서 실행된다.
열 선택 라인 CL 및 구동 신호 라인 PSA는 전위 Vss로 천이하고 비트 라인 BLS는 리셋 신호 BRST의 펄스에 의해 도 3에 도시된 바와 같이 전위 Vss로 리셋된다. 이러한 리셋에서 요구되는 시간 Tsr은 약 10㎱이거나 1클럭 사이클이다.
다음으로 제1 실시예의 변형을 설명한다.
프리차지 명령 PREC의 발행에 응답하는 동작에서 전송 게이트(10,11)는 오프된다. 활성 명령 ACT의 발행에 응답하는 동작의 초기 단계에서 전송 게이트(10,11)는 오프된다. 제어 신호 BT가 활성화되기 시작하는 시점이 도 3에 도시된 바와 같이 워드 라인이 활성화되기 시작하는 시점으로부터 조금 속도가 늦춰질지라도 문제는 발생되지 않는다.
그러므로, 프리차지 명령 PREC를 발행하지 않고서 프리차지 명령 PREC에 응답하는 도 3의 동작은 다음 활성 명령 ACT의 발행에 응답하는 동작과 동시에 실행될 수 있다. 즉 도 3a에서 리셋 회로(16)의 프리차지 동작은 ACTR 명령 동작의 시작점과 BT 신호 상승의 시작 사이에서 실행된다. 이러한 경우에, 신호 BT는 예외적으로 신호 *BT와 상보성이 없다.
병렬 동작은 PREC 명령 동작의 ACTR 명령 동작으로의 결합에 의해 사실상 제한되지 않고 센스 증폭기측상의 비트 라인에 대한 전위 리셋 시간이 약 10㎱이기 때문에, 판독 사이클은 약 10㎱로 단기화되어 높은 동작 속도를 이룬다.
자동 프리차지인 판독 명령 READA는 판독 명령 READ 대신에 발행되고 판독 명령 READ에 응답하는 동작이 실행되며 프리차지 명령 PREC에 응답하는 다음 동작이 실행된다. 이와 같이, 자동 프리차지되는 기록 명령 WRITA가 발행될 때 기록 명령 WRIT에 응답하는 동작이 실행되고 프리차지 명령 PREC에 응답하는 동작도 실행된다.
판독 명령 READ가 제2 동작의 시작과 동시에 발행된다는 관점에서, 제2 동작은 판독 명령 READ의 발행에 응답하는 동작에 결합될 수 있다.
또한, 이는 명령 ACTR에 응답하는 동작 후에 명령 READA에 응답하는 동작을 자동적으로 실행하기 위한 자동 프리차지와 활성화하는 판독 명령 ACT＆READA가 제한될 것이다.
도 4a는 명령 ACT＆READA의 발행 후에 동작을 개략적으로 도시한 것이다. 이러한 경우에, RAS 대기 시간은 3이고 버스트 길이는 2이다.
기록 동작에서, 전송 게이트(10,11)는 기록동안 존재해야만 한다. 그러므로, 선행 기술과 같이 동일한 활성 명령 ACT가 실행된다. 그래서, 이는 활성과 자동 프리차지에 있어서 명령 ACT에 응답하는 동작 후에 명령 WRITA에 응답하는 동작을 자동적으로 실행하는 기록 명령 ACT＆WRITA가 제한될 것이다.
도 4b는 명령 ACT＆WRITA의 발행 후의 동작을 개략적으로 도시한 것으로 RAS 대기 시간은 2이고 버스트 길이는 2이다.
도 4c는 페이지 판독 동작, 즉 예를 들어, 선택된 워드 라인에 대한 1024 시간과 같이 최대까지 열 어드레스를 증가함으로써 데이터를 판독하는 동작을 도시한다. 이러한 경우에, CAS 대기 시간은 2이다. 비록 활성 명령 ACT 및 판독 명령 READ가 종래의 기술과 같이 분리되더라도 실시예는 상기 설명한 제1 및 제2 동작이 활성 명령 ACT에 응답하여 실행되는 종래의 기술과는 상이하다.
제2 실시예
도 5는 본 발명의 제2 실시예에 따른 도 2와 유사한 회로를 도시한다.
이 회로는 비트 라인 전위가 Vii에서 리셋되는 경우를 나타낸다. 도 2의 스위칭 트랜지스터(22,23) 대신에, PMOSFET에 각각 있는 스위칭 트랜지스터(22P,23P)가 사용된다. 비트 라인 BL의 전위가 Vii인 경우 비트 라인 BLC를 리셋하는 것이 필요하지 않아서, 스위칭 트랜지스터(22P)는 비트 라인 BLS의 전위 Vii에 의해 오프되고 스위칭 트랜지스터(23P)는 비트 라인 *BLS의 전위 Vss에 의해 온된다.
추가로 전송 게이트(10,11)와 스위칭 트랜지스터(20P,21P)의 게이트는 도 2의 스위칭 트랜지스터(20,21) 대신에 PMOSFET에 존재하는 각각의 스위칭 트랜지스터(20P,21P)를 사용하는 동일한 신호 BT에 의해 제어된다.
비트 라인 전위가 Vii에서 리셋되기 때문에, 더미 셀(14,15)은 전위 Vss에서 리셋된다.
도 5의 제어 신호는 제어 회로 6CX에 의해 발생된다.
도 6은 도 5의 회로의 동작을 도시하는 개략적인 파형도이고 'L'이 메모리 셀(12)로부터 판독되는 경우에 관계한다. 이 동작은 지금까지 설명한 것으로 이해될 것이어서 더 이상 설명하지 않을 것이다.
제3 실시예
도 7은 본 발명에 따른 제3 실시예에 따른 도 2의 회로도이다.
도 7에서 공지된 다이렉트 센스 데이터 판독 회로(18A)는 데이터를 판독하는데 사용된다. 기록용 열 게이트는 도 7에 도시되지 않는다. 추가로 도 5의 비트 라인 리셋 회로는 구조를 단순화하는데 사용되지 않고, 센스 증폭기측상의 비트 라인은 소정의 시간동안 전송 게이트(10,11)상에서 온됨으로써 리셋된다.
'H'가 비트 라인 BLC 또는 *BLC에 접속된 메모리 셀로부터 판독되는 경우에, 비트 라인 전위는 Vii에서 리셋된다. 이와 같이, 'L' 데이터를 판독할 때 비트 라인 전위는 Vss에서 리셋된다. 그러므로 비트 라인 BL 및 *BL사이의 전위차가 충분히 증폭되기 전에 전송 게이트(10,11)가 오프될지라도 메모리 셀에 복구되는 데이터는 리셋 전위에 대응하는 복구용 데이터 때문에 셀측 비트 라인을 리셋함으로써 가능해 진다. 즉, 메모리 셀측상의 비트 라인 BLC 및 *BLC는 초기에 센스 증폭기(17)로부터 분리된다. 또한, 파괴적으로 판독되는 메모리 셀은 비트 라인을 리셋하는 것과 동시에 저장된다. 결과적으로 RAS 사이클 시간이 단기화된다.
이를 이루기 위해 비트 라인 BLC에 접속된 단부를 갖는 스위칭 트랜지스터(20)의 일단부는 스위칭 트랜지스터(22,22P)의 단부에 접속되고 스위칭 트랜지스터(22,22P)의 타단부에서 리셋 전위 Vss 및 Vii가 각각 제공된다. 스위칭 트랜지스터(20)의 게이트는 게이트 제어 신호 BT가 활성화될 때 비활성화되고 비트 라인 BLC에 접속된 메모리 셀로부터 데이터를 판독만 하는 주어진 기간동안 활성화되는 제어 신호 TZ를 수신한다. 그래서, 예를 들어 제어 신호 TZ는 신호 BT, 행 어드레스의 최하위 비트 A12 및 클럭 CLK의 사용에 의해 발생된다. 스위칭 트랜지스터(22,22P)의 게이트는 비트 라인 *BLS에 접속된다.
비트 라인 BLC에 접속된 메모리 셀로부터 데이터를 판독할 때 스위칭 트랜지스터(20)는 온된다. 'H'가 비트 라인 BL상에서 메모리 셀(12)로부터 판독되고 비트 라인 BL 및 *BL사이의 전위차가 다소 증폭될 때 스위칭 트랜지스터(22P)는 온되고 스위칭 트랜지스터(22)는 오프되므로써 전위 Vii는 스위칭 트랜지스터(22P,20)에서 비트 라인 BLC로 전달하여 센스 증폭기(17)의 동작과 같은 증폭 동작은 비트 라인 BLC에서 실행된다. 동시에, 전위 Vii에서 비트 라인 *BLC을 리셋하기 위해 이퀄라이저 트랜지스터(24)는 비트 라인 BLC 및 *BLC사이에서 접속된다. 그럼으로써 전윈 Vii는 이퀄라이저 트랜지스터(24)에서 비트 라인 *BLC로 전달하여 비트 라인 *BLC는 전위 Vii에서 리셋된다. 전송 게이트(10,11)를 오프하자마자 이퀄라이저 트랜지스터(24)를 온하도록 게이트 제어 신호 BT가 전위 Vss로 되자마자 이퀄라이저 트랜지스터(24)의 게이트에 제공된 제어 신호 S는 전위 SVii가 되도록 한다.
메모리 셀(12)로부터의 'L'이 비트 라인 BL상에서 판독되고 비트 라인 BL 및 *BL사이의 전위차가 다소 증폭될 때 스위칭 트랜지스터(22P)는 오프되고 스위칭 트랜지스터(22)는 온된다. 전위 Vss는 스위칭 트랜지스터(22,20)에서 비트 라인 BLC로 전달되어 센스 증폭기(17)의 동작과 같이 증폭 동작은 비트 라인 BLC에서 실행된다. 추가로, 전위 Vss는 전위 Vss에서 비트 라인 *BLC를 리셋하기 위해 이퀄라이저 트랜지스터(24)에서 비트 라인 *BLC로 전달된다.
이와 같이, 비트 라인 *BLC에 단부가 접속된 스위칭 트랜지스터(21)의 일단부는 스위칭 트랜지스터(23,23P)에 접속된다. 스위칭 트랜지스터(23,23P)의 타단부에서 리셋 전위 Vss 및 Vii가 각각 제공된다. 스위칭 트랜지스터(21)의 게이트는 게이트 제어 신호 BT가 활성화할 때 비활성화되고 비트 라인 *BLC에 접속된 메모리 셀로부터 데이터를 판독하는 주어진 기간에서만 활성화하는 제어 신호 TX를 수신한다. 제어 신호 TX는 예를 들어 신호 BT, 행 어드레스의 최하위 비트 A12 및 클럭 CLK의 사용에 의해 발생한다. 스위칭 트랜지스터(23,23P)의 게이트는 비트 라인 BLS에 접속된다.
비트 라인 BLC에 접속된 메모리 셀로부터 데이터를 판독할 때 스위칭 트랜지스터(21)는 온된다. 'H'가 비트 라인 *BL상의 메모리 셀(13)로부터 판독되고 비트 라인 BL 및 *BL사이의 전위차가 다소 증폭될 때 스위칭 트랜지스터(23P)는 온되고 스위칭 트랜지스터(23)는 오프되므로써 전위 Vii는 스위칭 트랜지스터(23P,21)에서 비트 라인 *BLC로 전송되어 센스 증폭기(17)와 같은 증폭 동작은 비트 라인 *BLC에서 실행된다. 전위 Vii는 이퀄라이저 트랜지스터(24)에서 비트 라인 BLC로 전송되어 비트 라인 BLC는 전위 Vii에서 리셋된다.
메모리 셀로부터의 'L'이 비트 라인 *BL상에서 판독되고 비트 라인 BL 및 *BL사이의 전위차가 다소 증폭될 때 스위칭 트랜지스터(23P)는 온되고 스위칭 트랜지스터(23)는 오프된다. 그러므로, 전위 Vss는 스위칭 트랜지스터(23,21)에서 비트 라인 *BLC로 전송되어 센스 증폭기(17)와 같은 증폭 동작은 비트 라인 *BLC에서 실행된다. 추가로 전위 Vss는 전위 Vss에서 비트 라인 BLC를 리셋하기 위해 이퀄라이저 트랜지스터(24)에서 비트 라인 BLC로 전송된다.
다음에 판독될 메모리 셀의 전송 게이트측상의 캐패시터 전위가 비트 라인 전위와 동일하면, 비트 라인 전위는 전송 게이트가 온된 후에도 변화하지 않는다. 이러한 경우 판독 동작에 의한 비트 라인 쌍 사이의 작은 전위차를 발생하기 위해 더미 셀의 전송 게이트측상의 캐패시터 전위는 비트 라인 리셋 전위의 반전된 논리 레벨에 대응하는 전위에서 리셋된다. 즉, 비트 라인 BLC는 인버터(144)와 전송 게이트(143)에서 전송 게이트측상의 더미 셀(14)의 캐패시터의 전극으로 접속되어 비트 라인 *BLC는 인버터(154)와 전송 게이트(153)에서 전송 게이트측상의 더미 셀(15)의 캐패시터로 접속된다.
도 7에서 제어 신호는 제어 회로(6CY)에 의해 발생된다.
도 8을 참조하여, 도 7에 도시된 회로의 동작은 간단하게 설명된다. 도 8은 'L' 데이터가 메모리 셀(12)로부터 판독되는 경우를 도시한다. 초기에 신호 상태는 제어 신호 TX 및 TZ의 전위가 Vss인 것을 제외하고 상술한 제2 실시예와 동일하다. 비트 라인 BL 및 *BL은 전위 Vii로 설정된다.
(1B) 활성 명령 ACTR
이러한 상태에서 다음의 동작은 판독 동작을 위한 활성 명령 ACTR의 발행에 응답하여 실행된다.
행 어드레스에 대응하는 워드 라인 WL0, 행 어드레스의 최하위 비트와 게이트 제어 신호 BT에 대응하는 더미 워드 라인 DWL1이 활성화되어 전송 게이트(122,152,10,11)를 온한다. 비트 라인 BL 및 *BL의 전위는 각각 2ΔV 및 ΔV에 의해 Vii로부터 강하한다. 전위차 ΔV는 도시 생략된 서로 다른 비트 라인 쌍 사이에서 발생된다.
그러면, 비트 라인 BL 및 *BL사이의 전위차 ΔV는 센스 증폭기(17)의 활성화에 의해 증폭된다. 스위칭 트랜지스터(22,22P,23P)의 정확한 동작을 확보하는 범위에서 전위차 ΔV의 증폭에 따라 예를 들어, 게이트 제어 신호 BT는 비활성화되고 제어 신호 TZ 및 S는 활성화되고 이 타이밍은 센스 증폭기(17)의 활성화의 개시로부터 시간 경과에 의해 결정된다. 그러므로 전위 Vss는 스위칭 트랜지스터(22,20)에서 비트 라인 BLC로 전송된다. 추가로 전위 Vss는 이퀄라이저 트랜지스터(24)에서 전위 Vss에서 비트 라인 BLC를 리셋하기 위해 비트 라인 *BLC로 전송된다.
제3 실시예에 따라 이러한 리셋 동작은 제 2 실시예보다 약 5㎱만큼 빨리 전송될 수 있어서 판독 사이클이 약 5㎱에 의해 단기화될 수 있다. 기록 사이클에도 동일하게 적용된다.
비트 라인 BLC가 전위 Vss에 대략 도달한 후, 워드 라인 WL0와 더미 워드 라인 DWL1은 비활성화되어 전송 게이트(122,152)는 오프되고 파괴적으로 판독되어온 메모리 셀(12)에서 복구 'L'이 완료된다. 리셋과 복구 동작은 도시 생략된 또 다른 비트 라인 쌍의 비트 라인과 유사하게 실행된다.
리셋 동작은 비트 라인 리셋 동작과 동시에 리셋 신호 BRST의 펄스에 의해 더미 셀도 실행되어 전송 게이트측상의 더미 셀(14,15)의 캐패시터의 전극이 전위 Vii에서 리셋되도록 한다. 더미 셀은 도시 생략된 또 다른 비트 라인 쌍과 유사하게 리셋된다.
(2B) 판독 명령 READ
판독 명령 READ는 정상적인 열 게이트가 데이터 판독 동작에 사용되는 경우에 게이트 제어 신호 BT의 비활성화에서 발행된다. 다이렉트 센스 데이터 판독 회로(18A)의 사용은 비트 라인 BLS 및 *BLS사이의 전위차의 풀 스윙 전에 발생될 판독 명령 READ를 인정한다. 판독 명령 READ의 발행에 응답하여, 다음의 동작이 실행된다.
열 어드레스에 대응하는 다이렉트 센스 판독 회로(18A)는 열 선택 라인 CL의 활성화에 의해 활성화되고 비트 라인 BLS 및 *BLS상의 데이터는 데이터 버스 라인 DB 및 *DB에서 도 1의 I/O 데이터 버퍼 회로(8)로 전송된다. 이러한 과정에서 파이프라인 처리는 클럭과 동기화하여 실행된다.
(3B) 프리차지 명령 PREC
그러면, 프리차지 명령 PREC의 발행에 응답하여 센스 증폭기측상의 비트 라인 쌍의 리셋은 소정의 시간동안 전송 게이트(10,11)를 온하기 위해 펄스 신호 BT에 의해 실행된다. 신호 TZ 및 S는 트랜지스터(20,24)를 오프하여 낮아진다.
본 발명은 상기 설명한 실시예에 추가로 다양한 변경을 포함한다.
상기 설명된 실시예는 DRAM이 SDRAM인 경우에 관한 것이지만, 예를 들어 본 발명이 동기식 그래픽 DRAM(SGDRAM)이나 비동기식 DRAM과 같은 또 다른 동기식 DRAM에 적용될 수 있다. 활성 신호는 동기식 DRAM에 대한 활성 명령을 의미하고 행 어드레스 스트로브 신호 *RAS는 비동기식 DRAM에 대한 것을 의미한다. 판독 신호는 동기식 DRAM에 대한 판독 명령을 의미하고 열 어드레스 스트로브 신호 *CAS는 비동기식 DRAM에 대한 것을 의미한다. 동기식 DRAM에 대한 프리차지 명령은 프리차지 신호의 일종이다.
본 발명의 바람직한 실시예가 설명되었지만, 본 발명은 이에 한정되지 않고 다양한 변형과 변경은 본 발명의 사상과 범주에 벗어나지 않을 것이다.
예를 들어, 도 7과 같이 도 2와 도 5에서 센스 증폭기측상의 비트 라인은 비트 라인 리셋 회로(16)를 사용하지 않고 소정의 시간동안 전송 게이트(10,11)를 온함으로써 리셋된다.
이상 설명한 바와 같이 본 발명에 의하면, 센스 증폭기로부터 메모리 셀상의 비트 라인을 분리하고 복구 동작과 비트 라인 동작을 동시에 실행하여 RAS 사이클 시간을 단기화할 수 있는 비트 라인 리셋 회로를 포함하는 메모리를 제공할 수 있다.

Claims (12)

  1. 비트 라인과;
    상기 비트 라인에 접속된 메모리 셀과;
    상기 비트 라인을 리셋 전위로 리셋하는 비트 라인 리셋 회로를 포함하고, 상기 리셋 전위는 상기 메모리 셀로부터 각각 '하이' 또는 '로우' 데이트를 판독할 때 더 높은 또는 더 낮은 전위가 되는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 비트 라인 리셋 회로는
    상기 비트 라인에 상기 높은 리셋 전위를 제공하는 제1 스위칭 소자와;
    상기 비트 라인에 상기 낮은 리셋 전위를 제공하는 제2 스위칭 소자와;
    상기 메모리 셀로부터 '하이' 데이터를 판독할 때 상기 제1 스위칭 소자를 온하고, 상기 메모리 셀로부터 '로우' 데이터를 판독할 때 상기 제2 스위칭 소자를 온하는 리셋 제어 회로를 포함하는 것을 특징으로 하는 메모리.
  3. 제1 및 제2 비트 라인과;
    상기 제1 비트 라인에 접속된 메모리 셀과;
    상기 비트 라인을 리셋 전위로 리셋하는 비트 라인 리셋 회로를 포함하고, 상기 리셋 전위는 상기 메모리 셀로부터 각각 '하이' 또는 '로우' 데이터를 판독할 때 더 높은 또는 더 낮은 전위가 되는 것을 특징으로 하는 메모리.
  4. 제3항에 있어서, 상기 비트 라인 리셋 회로는
    상기 제1 비트 라인에 상기 더 높은 리셋 전위를 제공하는 제1 스위칭 소자와;
    상기 제1 비트 라인에 상기 더 낮은 리셋 전위를 제공하는 제2 스위칭 소자와;
    상기 메모리 셀로부터 '하이' 데이터를 판독할 때 상기 제1 스위칭 소자를 온하고 상기 메모리 셀로부터 '로우' 데이터를 판독할 때 상기 제2 스위칭 소자를 온하는 리셋 제어 회로를 포함하는 것을 특징으로 하는 메모리.
  5. 제4항에 있어서,
    제1 및 제2 배선과;
    상기 제1 비트 라인과 상기 제1 배선 사이에 접속된 제1 전송 게이트와;
    상기 제2 비트 라인과 상기 제2 배선 사이에 접속된 제2 전송 게이트와;
    상기 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와;
    상기 제1 및 제2 전송 게이트를 온하여 상기 비트 라인 사이의 전위차를 증폭하도록 상기 센스 증폭기를 활성화하며, 상기 센스 증폭기를 활성화하면서 상기 비트 라인 리셋 회로에 의해 상기 리셋 전위로 상기 비트 라인을 리셋하도록 상기 제1 및 제2 전송 게이트 모두를 오프하는 게이트 및 증폭기 제어 회로를 추가로 포함하는 것을 특징으로 하는 메모리.
  6. 제5항에 있어서, 상기 비트 라인 리셋 회로는
    상기 제1 비트 라인과 상기 제1 및 제2 스위칭 소자 모두 사이에 접속된 공통 스위칭 소자와;
    상기 제1 비트 라인과 제2 비트 라인 사이에 접속된 이퀄라이저 스위칭 소자를 더 구비하며,
    상기 리셋 제어 회로는 상기 제1 및 제2 전송 게이트가 오프할 때 상기 공통 스위칭 소자와 이퀄라이저 스위칭 소자를 온하는 것을 특징으로 하는 메모리.
  7. 제5항에 있어서, 상기 제2 비트 라인에 접속되며, 상기 제2 비트 라인의 전위로부터 논리 레벨로 반전된 전위로 리셋되는 캐패시터를 갖는 더미 셀을 추가로 포함하는 것을 특징으로 하는 메모리.
  8. 제1 및 제2 비트 라인과;
    상기 제1 비트 라인에 접속된 메모리 셀과;
    제1 및 제2 배선과;
    상기 제1 비트 라인과 상기 제1 배선 사이에 접속된 제1 전송 게이트와;
    상기 제2 비트 라인과 상기 제2 배선 사이에 접속된 제2 전송 게이트와;
    상기 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와;
    상기 제1 비트 라인과 리셋 전위 컨덕터 사이에서 직렬로 접속된 제1 및 제2 스위칭 소자를 갖고 상기 제2 비트 라인과 리셋 전위 컨덕터 사이에 직렬로 접속된 제3 및 제4 스위칭 소자를 갖고, 상기 제1 및 제3 스위칭 소자는 상기 제1 및 제2 전송 게이트의 반전 온/오프로 제어되고 상기 제2 및 제4 스위칭 소자는 상기 제1 및 제2 배선의 상기 전위에 의해 제어되는 비트 라인 리셋 회로와;
    상기 제1 및 제2 전송 게이트를 온하여 상기 비트 라인 사이의 전위차를 증폭하도록 상기 센스 증폭기를 활성화하며, 상기 센스 증폭기를 활성화하면서 상기 비트 라인 리셋 회로에 의해 상기 리셋 전위로 상기 비트 라인을 리셋하도록 상기 제1 및 제2 전송 게이트 모두를 오프하는 게이트 및 증폭기 제어 회로를 포함하는 것을 특징으로 하는 메모리.
  9. 제8항에 있어서, 상기 제1 및 제3 스위칭 소자는 상기 제1 및 제2 전송 게이트에 대한 제어 신호와 동일한 제어 신호에 의해 제어되는 것을 특징으로 하는 메모리.
  10. 제8항에 있어서, 상기 제1 및 제3 스위칭 소자는 상기 제1 및 제2 전송 게이트에 대해 제어 신호의 반전된 논리 레벨을 갖는 제어 신호에 의해 제어되는 것을 특징으로 하는 메모리.
  11. 제8항에 있어서, 상기 제2 스위칭 소자는 상기 제1 배선에 접속된 제어 입력을 갖고 상기 제4 스위칭 소자는 상기 제2 배선에 접속된 제어 입력을 갖는 것을 특징으로 하는 메모리.
  12. 제1 및 제2 비트 라인과;
    상기 제1 비트 라인에 접속된 메모리 셀과;
    제1 및 제2 배선과;
    상기 제1 비트 라인과 상기 제1 배선 사이에 접속된 제1 전송 게이트와;
    상기 제2 비트 라인과 상기 제2 배선 사이에 접속된 제2 전송 게이트와;
    상기 제1 배선과 제2 배선 사이에 접속된 센스 증폭기와;
    상기 제1 및 제2 비트 라인에 접속되고 상기 제1 및 제2 비트 라인을 리셋 전위로 리셋시키는 비트 라인 리셋 회로와;
    상기 제1 및 제2 배선에 접속되고 상기 제1 및 제2 배선을 상기 리셋 전위로 리셋시키는 배선 리셋 회로와;
    상기 센스 증폭기를 비활성화하고 상기 배선을 상기 리셋 전위로 리셋하는 상기 배선 리셋 회로를 활성화하며 오프된 상기 제1 및 제2 전송 게이트 모두를 상기 메모리 셀로 선택하고, 상기 제1 및 제2 전송 게이트 모두를 온하고 상기 비트 라인 사이의 전위차를 증폭하기 위한 상기 센스 증폭기를 활성화하며, 상기 제1 및 제2 전송 게이트 모두를 오프하고 상기 비트 라인을 상기 리셋 전위로 리셋하기 위해 상기 비트 라인 리셋 회로를 활성화하는 제어 회로를 포함하는 것을 특징으로 하는 메모리.
KR1019980016702A 1997-05-13 1998-05-11 메모리의 비트 라인 리셋 회로 KR100282694B1 (ko)

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