JP3415956B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】本発明は、ダイナミック型のメモリセルを
有する半導体装置に関し、ＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）、シンクロナスＤＲＡＭ、
擬似ＳＲＡＭ（スタティック・ランダム・アクセス・メ
モリ）などに適用して有効な技術に関する。

【０００２】

【従来の技術】ダイナミック型メモリセルは論理値に応
じた電荷を容量素子に蓄えることによって情報記憶を行
う。データの読み出しに際して相補データ線は予じめプ
リチャージされ、選択されたメモリセルが相補データ線
の一方に接続されたとき当該相補データ線を介する電荷
再配分によって当該相補データ線に電位差が形成され
る。この電位差は微少であり、またデータ読み出しによ
って容量素子の蓄積電荷情報は破壊されることになる。
このため、夫々の相補データ線にはセンスアンプが設け
られ、これによって前記微少電位差を増幅し、且つ記憶
情報をメモリセルに書き戻すことが行われる。尚、ＤＲ
ＡＭについて記載された文献の例としては特開昭６１−
５９６８８号公報がある。

【０００３】

【発明が解決しようとする課題】しかしながら従来のＤ
ＲＡＭやシンクロナスＤＲＡＭにおいて一対の相補デー
タ線には１個のセンスアンプしか設けられていない。本
発明者はこれについて検討した結果、ＤＲＡＭにおける
ページモードやニブルモードそしてシンクロナスＤＲＡ
Ｍにおけるバーストモードのようにワード線を共有する
１行分のメモリセルのデータを選択した状態で順次その
データをランダムに若しくは順番に読み出し可能にする
動作モードにおいて、その動作期間中センスアンプはメ
モリセルからの読み出しデータを増幅若しくはラッチし
続けなくてはならない。したがって、次の読み出し動作
のために行われる相補データ線のプリチャージは一連の
読み出し動作が終わってから行われなければならず、こ
れによってアクセスサイクル時間が長くなってしまうこ
とが本発明者によって明らかにされた。これは前記ペー
ジモードなどのアクセス態様に限らない。ロウアドレス
信号及びカラムアドレス信号毎に一つのデータを読み出
す通常の読み出しモードにおいても、カラム選択動作が
完了するまでワード線を選択状態にしてセンスアンプを
動作させなければならず、少なくともカラム選択動作の
完了を待って次の読み出し動作のために相補データ線を
プリチャージしなければならず、上記同様にアクセスサ
イクル時間を長くする原因となっている。

【０００４】本発明の目的は、ダイナミック型メモリセ
ルを記憶素子として有する半導体装置のアクセスサイク
ル時間を短縮することにある。更に詳しくは、データの
読み出し動作中に次のデータ読み出しのための相補デー
タ線のプリチャージを行うことができる半導体装置を提
供し、さらにはデータ読み出し動作中に次のデータ読み
出し動作のためのワード線選択動作も可能にする半導体
装置を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】〔１〕先ず最初に、一つのメモリマットを
構成する相補データ線の両端にセンスアンプ及びカラム
スイッチを配置する構成の最小単位に着目した半導体記
憶装置を図２を参照して説明する。この半導体記憶装置
は、選択端子がワード線（ＷＬ０，ＷＬ１）に、データ
入出力端子が相補データ線（ＢＬ１ｊ，ＢＬＢ１ｊ）に
結合されたダイナミック型のメモリセル（ＭＣ）を複数
個備えたメモリマット（ＭＡＴ１）と、前記相補データ
線に設けられたプリチャージ回路（ＰＣＭ１ｊ）と、前
記相補データ線の両側に夫々分離スイッチ（ＳＨＲ１
ｊ，ＳＨＬ２ｊ）を介在させて結合されたセンスアンプ
（ＳＡ１ｊ，ＳＡ２ｊ）及びカラムスイッチ（ＣＳＷ１
ｊ，ＣＳＷ２ｊ）と、タイミング制御回路（ＴＣＯＮ
Ｔ）とを供える。前記タイミング制御回路は、前記メモ
リマットのワード線がデータ読み出しのために選択され
るとき、当該メモリマット（ＭＡＴ１）を挟んでその左
右に配置された何れか一方のセンスアンプ及びカラムス
イッチを前記分離スイッチにて相補データ線に接続し、
相補データ線に接続されたセンスアンプを活性化して前
記相補データ線に読み出されたメモリセルのデータを増
幅した後、相補データ線と接続状態のセンスアンプ及び
カラムスイッチを前記分離スイッチにて前記相補データ
線から切り離して当該センスアンプにメモリセルのデー
タをラッチさせ、そのデータラッチ状態に並行して相補
データ線をプリチャージ回路でプリチャージさせる。

【０００８】〔２〕上記手段に関連して、複数個のメモ
リマットに着目した別の観点による半導体記憶装置は、
同じく図２を参照するに、複数のワード線（ＷＬ０，Ｗ
Ｌ１）と複数の相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ、
ＢＬ１ｊ，ＢＬＢ１ｊ）が交差方向に配置され、夫々の
交差位置には、選択端子がワード線に、データ入出力端
子が相補データ線に結合されたダイナミック型のメモリ
セル（ＭＣ）を有する複数個のメモリマット（ＭＡＴ
０，ＭＡＴ１，ＭＡＴ２）が所定間隔を置いて並設され
る。各メモリマットはそれに含まれる相補データ線のプ
リチャージ回路（ＰＶＭ１ｉ，ＰＣＭ１ｊ）を有し、隣
り合うメモリマットの間には、左右のメモリマット（Ｍ
ＡＴ０，ＭＡＴ１）の相補データ線によって共有される
センスアンプ（ＳＡ１ｉ，ＳＡ１ｊ）及びカラムスイッ
チ（ＣＳＷ１ｉ，ＣＳＷ１ｊ）と、一方のメモリマット
（ＭＡＴ０）の相補データ線に前記センスアンプ及びカ
ラムスイッチを選択的に接続分離するための分離スイッ
チ（ＳＨＬ１ｉ，ＳＨＬ１ｊ）と、他方のメモリマット
（ＭＡＴ１）の相補データ線に前記センスアンプ及びカ
ラムスイッチを選択的に接続分離するための分離スイッ
チ（ＳＨＲ１ｉ，ＳＨＲ１ｊ）とを供える。並設された
両端の各メモリマットには、分離スイッチを介して当該
メモリマットの相補データ線と選択的に接続分離される
センスアンプ及びカラムスイッチを備える。更に、デー
タ読み出しのためのワード線が選択されるとき、そのワ
ード線を含むメモリマットを挟んでその左右に配置され
た一方のセンスアンプ及びカラムスイッチを前記分離ス
イッチにて当該メモリマットの相補データ線に接続し、
相補データ線に接続されたセンスアンプを活性化して当
該メモリマットの相補データ線にメモリセルから読み出
されたデータが確定した後、当該一方のセンスアンプ及
びカラムスイッチ回路を前記分離スイッチにて当該メモ
リマットの相補データ線から切り離して当該一方のセン
スアンプにメモリセルのデータをラッチさせ、そのデー
タラッチ状態に並行して相補データ線をプリチャージ回
路でプリチャージさせるタイミング制御回路を有する。

【０００９】〔３〕一つのメモリマットを構成する相補
データ線の両端にセンスアンプ及びカラムスイッチを配
置する構成の最小単位に着目した手段に対し、センスア
ンプ及びカラムスイッチの数を減らすようにした別の観
点に係る半導体記憶装置は、図１１を参照するに、選択
端子がワード線（ＷＬ０，ＷＬ１）に、データ入出力端
子が相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，
ＢＬＢ１ｊ）に結合されたダイナミック型のメモリセル
（ＭＣ）を複数個備えたメモリマット（ＭＡＴ１）と、
前記メモリマットに含まれる複数の相補データ線に設け
られたプリチャージ回路（ＰＣＭｉ，ＰＣＭｊ）と、前
記複数設けられた相補データ線の両側に夫々配置された
分離スイッチ（ＳＨＲ１ｉ，ＳＨＲ１ｊ、ＳＨＬ２ｉ，
ＳＨＬ２ｊ）と、片側一対の分離スイッチ毎にそれらに
共通接続されたセンスアンプ（ＳＡ１ｊ）及びカラムス
イッチ（ＣＳＷ１ｊ）と、タイミング制御回路（ＴＣＯ
ＮＴ）とを備える。前記タイミング制御回路は、読み出
し動作においてワード線が選択されるとき、当該メモリ
マットを挟んでその左右に配置された何れか一方のセン
スアンプ及びカラムスイッチをそれに対応される一方の
分離スイッチにて一方の相補データ線に接続し、他方の
センスアンプ及びカラムスイッチをそれに対応される一
方の分離スイッチにて他方の相補データ線に接続し、前
記双方のセンスアンプを活性化して相補データ線に読み
出されたメモリセルのデータを増幅した後、前記一方の
相補データ線と接続状態の分離スイッチを分離状態にし
て前記一方のセンスアンプにメモリセルのデータをラッ
チさせ、そのデータラッチ状態に並行して、選択状態の
ワード線を非選択にすると共に双方の相補データ線をプ
リチャージ回路でプリチャージさせる。

【００１０】〔４〕前記タイミング制御回路は更に、ペ
ージモード又はバーストモードのような所定の読み出し
動作モードが指定されたとき、前記センスアンプにラッ
チされた複数のデータを、前記相補データ線のプリチャ
ージ動作に並行して読み出し制御することができる。セ
ンスアンプの入力ノードのプリチャージを考慮するなら
ば、分離スイッチとセンスアンプの間に、前記読出しデ
ータの非ラッチ状態とされるセンスアンプを相補データ
線のプリチャージに並行してプリチャージする回路（Ｐ
ＣＡ１、ＰＣＡ２）を更に備えるとよい。

【００１１】

【作用】上記した手段によれば、図２を参照するに、メ
モリマット（ＭＡＴ１）が選択されてセンスアンプ（Ｓ
Ａ１ｉ，ＳＡ１ｊ，…）が活性化されたとき、センスア
ンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）をメモリマット（ＭＡ
Ｔ１）に接続する分離スイッチ（ＳＨＲ１ｉ，ＳＨＲ１
ｊ，…）は、メモリマット（ＭＡＴ１）におけるワード
線選択によってメモリセルから読出されたデータをセン
スアンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）で増幅する動作が
確定される期間を過ぎると、センスアンプ（ＳＡ１ｉ，
ＳＡ１ｊ，…）とメモリマット（ＭＡＴ１）とを電気的
に分離して、その読み出しデータをセンスアンプ（ＳＡ
１ｉ，ＳＡ１ｊ，…）にラッチさせる。これにより、そ
の後、メモリマットＭＡＴ１に対するプリチャージ動作
を行っても、センスアンプ（ＳＡ１ｉ，ＳＡ１ｊ，…）
にラッチされたデータはその影響を一切受けない。した
がって、上記手段に係る半導体記憶装置にページモード
などが設定されているときには、センスアンプ（ＳＡ１
ｉ，ＳＡ１ｊ，…）にラッチしたデータをプリチャージ
に並行して順次外部に読み出す動作を行うことができ
る。そうであるから、次のメモリサイクルにおいても同
じメモリマット（ＭＡＴ１）を選択すべき場合にも、相
補データ線に接続されなかった他方の端にあるセンスア
ンプを用いることで当該次のメモリサイクルを早く開始
することが可能になって、メモリサイクルタイムを短縮
することが可能になる。換言すれば、マイクロコンピュ
ータなどによる半導体記憶装置に対する高速アクセスが
可能になる。

【００１２】図１１に例示される手段によれば、偶数番
目の相補データ線（ＢＬ１ｉ，ＢＬＢ１ｉ）と奇数番目
の相補データ線（ＢＬ１ｊ，ＢＬＢ１ｊ）の左右に共通
接続される一方のセンスアンプ（例えばＳＡ１ｊ）はワ
ード線にて選択されたメモリセルへのデータの再書き込
み（リフレッシュ）と外部へのデータ読み出しのための
データラッチに利用され、他方のセンスアンプ（ＳＡ２
ｊ）は当該ワード線にて選択されたメモリセルへのデー
タの再書き込みに利用される。一方のセンスアンプがデ
ータをラッチした後はそのメモリマット（ＭＡＴ１）の
相補データ線をプリチャージしても、ラッチされたデー
タはその影響を一切受けない。したがって、上記手段同
様に半導体記憶装置にページモードなどが設定されてい
るときには、センスアンプにラッチしたデータをプリチ
ャージに並行して順次外部に読み出す動作を行うことが
でき、メモリサイクルタイムを短縮することが可能にな
る。この手段はセンスアンプの数を低減できるが、その
反面、１本のワード線選択によって実質的に外部に読み
出し可能なデータの数は図２に例示される手段に対して
半減される。換言すれば、図２に例示される手段におい
て１個のメモリマットの規模を１０２４×１０２４（ワ
ード線数×相補データ線数）とすると、図１１に例示さ
れる手段におけるメモリマットの規模は見かけ上、２０
４８×５１２（ワード線数×相補データ線数）と等価と
される。

【００１３】

【実施例】図１には本発明の一実施例に係るＤＲＡＭの
全体的なブロック図が示され、図２にはその部分的な詳
細回路が示される。本実施例のＤＲＡＭは、特に制限さ
れないが、公知の半導体集積回路製造技術によって単結
晶シリコンのような１個の半導体基板に形成される、単
体のメモリＬＳＩである。

【００１４】本実施例のＤＲＡＭは、特に制限されない
が、図１に示されるように、所定の間隔を置いて４個の
メモリマットＭＡＴ０〜ＭＡＴ３を備える。夫々のメモ
リマットＭＡＴ０〜ＭＡＴ３には相補データ線とワード
線が交差方向に多数配置され、夫々の交差位置において
選択端子がワード線に、データ入出力端子が相補データ
線に結合されたダイナミック型のメモリセルが配置され
ている。夫々のメモリマットＭＡＴ０〜ＭＡＴ３の中央
部には相補データ線のプリチャージ回路ＰＣＭ０〜ＰＣ
Ｍ３が配置される。図１においてＳＡ０〜ＳＡ４はセン
スアンプ回路、ＰＣＡ０〜ＰＣＡ４はセンスアンプ回路
のためのプリチャージ回路、ＣＳＷ０〜ＣＳＷ４はカラ
ムスイッチ回路、ＳＨＲ０〜ＳＨＲ３はメモリマットの
片側において隣り合うセンスアンプ回路とカラムスイッ
チ回路の対（ＳＡ０とＣＳＷ０、ＳＡ１とＣＳＷ１、Ｓ
Ａ２とＣＳＷ２、ＳＡ３とＣＳＷ３）を図の右側位置で
相補データ線と選択的接続分離するためシェアリング回
路（分離回路）、ＳＨＬ１〜ＳＨＬ４はメモリマットの
片側において隣り合うセンスアンプ回路とカラムスイッ
チ回路の対（ＳＡ１とＣＳＷ１、ＳＡ２とＣＳＷ２、Ｓ
Ａ３とＣＳＷ３、ＳＡ４とＣＳＷ４）を図の左側位置で
相補データ線と選択的接続分離するためシェアリング回
路（分離回路）である。φＰＣＡ０〜φＰＣＡ４はプリ
チャージ回路ＰＣＡ０〜ＰＣＡ４の活性化制御信号、φ
ＰＣＭはプリチャージ回路ＰＣＭの活性化制御信号、φ
ＳＡ０〜φＳＡ４はセンスアンプＳＡ０〜ＳＡ４の活性
化制御信号、φＳＨＬ１〜φＳＨＬ４はセンスアンプに
対して左側のシェアリング回路ＳＨＬ１〜ＳＨＬ４の制
御信号、φＳＨＲ０〜φＳＨＲ３はセンスアンプに対し
て右側のシェアリング回路ＳＨＲ０〜ＳＨＲ３の制御信
号である。

【００１５】図２にはメモリマットＭＡＴ１を中心とし
た詳細回路がｉ行及びｊ行の相補データ線を代表として
示される。ＢＬ０ｉ，ＢＬＢ０ｉ、ＢＬ０ｊ，ＢＬＢ０
ｊはメモリマットＭＡＴ０に含まれ、ＢＬ１ｉ，ＢＬＢ
１ｉ、ＢＬ１ｊ，ＢＬＢ１ｊはメモリマットＭＡＴ１に
含まれ、ＢＬ２ｉ，ＢＬＢ２ｉ、ＢＬ２ｊ，ＢＬＢ２ｊ
はメモリマットＭＡＴ２に含まれる、夫々代表的に図示
された相補データ線である。ＰＣＡ１ｉ，ＰＣＡ１ｊは
プリチャージ回路ＰＣＡ１に含まれる例示された単位プ
リチャージ回路、ＳＡ１ｉ，ＳＡ１ｊはセンスアンプ回
路ＳＡ１に含まれる例示されたセンスアンプ、ＣＳＷ１
ｉ，ＣＳＷ１ｊはカラムスイッチ回路ＣＳＷ１に含まれ
る例示されたカラムスイッチである。ＰＣＭ１ｉ，ＰＣ
Ｍ１ｊはプリチャージ回路ＰＣＭ１に含まれる例示され
た単位プリチャージ回路である。ＰＣＡ２ｉ，ＰＣＡ２
ｊはプリチャージ回路ＰＣＡ２に含まれる例示された単
位プリチャージ回路、ＳＡ２ｉ，ＳＡ２ｊはセンスアン
プ回路ＳＡ２に含まれる例示されたセンスアンプ、ＣＳ
Ｗ２ｉ，ＣＳＷ２ｊはカラムスイッチ回路ＣＳＷ２に含
まれる例示されたカラムスイッチである。ＳＨＬ１ｉ，
ＳＨＬ１ｊはシェアリング回路ＳＨＬ１に含まれる例示
されたシェアリングスイッチ（分離スイッチ）、ＳＨＲ
１ｉ，ＳＨＲ１ｊはシェアリング回路ＳＨＲ１に含まれ
る例示されたシェアリングスイッチ（分離スイッチ）で
ある。ＳＨＬ２ｉ，ＳＨＬ２ｊはシェアリング回路ＳＨ
Ｌ２に含まれる例示されたシェアリングスイッチ、ＳＨ
Ｒ２ｉ，ＳＨＲ２ｊはシェアリング回路ＳＨＲ２に含ま
れる例示されたシェアリングスイッチである。

【００１６】プリチャージ回路ＰＣＡ１、センスアンプ
回路ＳＡ１、及びカラムスイッチ回路ＣＳＷ１はメモリ
マットＭＡＴ０とメモリマットＭＡＴ１が共有する。例
えば、メモリマットＭＡＴ０の相補データ線ＢＬ０ｉ，
ＢＬＢ０ｉ、とメモリマットＭＡＴ１の相補データ線Ｂ
Ｌ１ｉ，ＢＬＢ１ｉは単位プリチャージ回路ＰＣＡ１
ｉ、センスアンプＳＡ１ｉ、及びカラムスイッチＣＳＷ
１ｉを共有し、それら共有された回路はシェアリングス
イッチＳＨＬ１ｉを介して相補データ線ＢＬ０ｉ，ＢＬ
Ｂ０ｉと選択的に接続分離可能にされ、また、それら共
有された回路はシェアリングスイッチＳＨＲ１ｉを介し
て相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと選択的に接続分
離可能にされる。特に詳述しないが単位プリチャージ回
路、センスアンプ、及びカラムスイッチのその他のペア
も同様に左右の相補データ線と個々に接続分離可能に共
有される。尚、図１に示されるように並設された一端の
メモリマットＭＡＴ０に配置されたプリチャージ回路Ｐ
ＣＡ０、センスアンプ回路ＳＡ０、及びカラムスイッチ
回路ＣＳＷ０はシェアリング回路ＳＨＲ０を介してメモ
リマットＭＡＴ０の相補データ線と選択的に接続分離可
能にされ、同様に、並設された他端のメモリマットＭＡ
Ｔ４に配置されたプリチャージ回路ＰＣＡ４、センスア
ンプ回路ＳＡ４、及びカラムスイッチ回路ＣＳＷ４はシ
ェアリング回路ＳＨＲ４を介してメモリマットＭＡＴ４
の相補データ線と選択的に接続分離可能にされる。

【００１７】図２においてＷＬ０，ＷＬ１は代表的に示
されたメモリマットＭＡＴ１内のワード線である。メモ
リセルＭＣはｎチャンネル型ＭＯＳ選択トランジスタＱ
１と蓄積容量Ｃから成る１トランジスタ型とされ、トラ
ンジスタＱ１のゲートはワード線に、トランジスタＱ１
のソース／ドレインは一方の相補データ線に結合され
る。

【００１８】単位プリチャージ回路ＰＣＡ１ｊは、図２
に例示されるように制御信号φＰＣＡ１でスイッチ制御
される夫々ｎチャンネル型の、イコライズＭＯＳトラン
ジスタＱ２、プリチャージＭＯＳトランジスタＱ３，Ｑ
４によって構成される。プリチャージＭＯＳトランジス
タＱ３，Ｑ４は制御信号φＰＣＡ１がハイレベルにされ
たときプリチャージ電位ＶＢＬ（例えば電源電圧の１／
２の電位）を対応するセンスアンプＳＡ１ｊの入力ノー
ドに供給する。イコライズＭＯＳトランジスタＱ２は制
御信号φＰＣＡ１がハイレベルにされたとき対応するセ
ンスアンプＳＡ１ｊの入力ノードの電位差を平衡化す
る。センスアンプのためのその他の単位プリチャージ回
路も上記同様に構成される。

【００１９】相補データ線のための単位プリチャージ回
路ＰＣＭ１ｊは、図２に例示されるように制御信号φＰ
ＣＭでスイッチ制御される夫々ｎチャンネル型の、イコ
ライズＭＯＳトランジスタＱ５、プリチャージＭＯＳト
ランジスタＱ６，Ｑ７によって構成される。プリチャー
ジＭＯＳトランジスタＱ５，Ｑ６は制御信号φＰＣＭが
ハイレベルにされたときプリチャージ電位ＶＢＬ（例え
ば電源電圧の１／２の電位）を対応する相補データ線に
供給する。イコライズＭＯＳトランジスタＱ５は制御信
号φＰＣＭがハイレベルにされたとき対応する相補デー
タ線の電位差を平衡化する。

【００２０】センスアンプＳＡｉｊは図２に例示される
ように、ＭＯＳトランジスタＱ１０，Ｑ１１から成るＣ
ＭＯＳインバータとＭＯＳトランジスタＱ１２，Ｑ１３
から成るＣＭＯＳインバータを有し、相互に一方の入力
が他方の出力に交差的に結合されたダイナミックラッチ
形態によって構成される。ＰＮ１はｎチャンネル型ＭＯ
ＳトランジスタＱ１０，Ｑ１２のための動作電源（接地
電位Ｖｓｓ）であり、ＰＰ１はｐチャンネル型ＭＯＳト
ランジスタＱ１１，Ｑ１３のための動作電源（電源電位
Ｖｄｄ）である。それら電源はセンスアンプ回路ＳＡ１
に共通とされる。動作電源ＰＮ１，ＰＰ１は制御信号φ
ＳＡ１がハイレベルにされることによってオン状態に制
御されるｎチャンネル型ＭＯＳトランジスタＱ１４とｐ
チャンネル型ＭＯＳトランジスタＱ１５を介して供給さ
れる。その他のセンスアンプも同様に構成される。

【００２１】カラムスイッチＣＳＷ１ｊは図２に例示さ
れるようにシェアリングスイッチＳＨＬ１ｊ又はＳＨＲ
１ｊによって接続された相補データ線ＢＬ０ｊ，ＢＬＢ
０ｊ又はＢＬ１ｊ，ＢＬＢ１ｊを選択的に相補共通デー
タ線ＣＤ１，ＣＤＢ１に導通されるｎチャンネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１７によって構成される。当
該トランジスタはカラム選択信号によってスイッチ制御
される。その他のカラムスイッチも同様に構成される。

【００２２】更に全体的な説明を図１を参照しながら続
ける。ロウアドレスデコーダＲＡＤＥＣは、外部から供
給されて図示しないアドレスバッファにて形成された内
部ロウアドレス信号ＲＡＤＲＳをデコードし、マット選
択信号φＭＡＴ０〜φＭＡＴ３とワード線選択信号ＷＲ
Ｄ０〜ＷＲＤｎ（一つのメモリマットのワード線本数は
１＋ｎ本と仮定する）を形成する。内部ロウアドレス信
号の上位２ビットはメモリマットの選択情報とみなさ
れ、内部ロウアドレス信号ＲＡＤＲＳに応じてマット選
択信号φＭＡＴ０〜φＭＡＴ３の内の一つが選択レベル
にされる。ワードドライバＷＤＲＶ０〜ＷＤＲＶ３は対
応するマット選択信号φＭＡＴ０〜φＭＡＴ３を受け、
それが選択レベルにされることによって活性化される。
夫々のワードドライバＷＤＲＶ０〜ＷＤＲＶ３にはワー
ド線選択信号ＷＲＤ０〜ＷＲＤｎが共通に供給され、マ
ット選択信号φＭＡＴ０〜φＭＡＴ３にて活性化された
ワードドライバはそのワード線選択信号ＷＲＤ０〜ＷＲ
Ｄｎに従って１本のワード線を選択レベルに駆動する。
これによってその１本のワード線に選択端子が結合され
た複数個のメモリセルが選択される。

【００２３】カラムアドレスデコーダＣＡＤＥＣは、外
部から供給されて図示しないアドレスバッファにて形成
された内部カラムアドレス信号ＣＡＤＲＳをデコード
し、カラム選択信号ＣＬＭ０〜ＣＬＭｍ（一つのメモリ
マットの相補データ線の対の数は１＋ｍであると仮定す
る）を形成する。カラム選択信号ＣＬＭ０〜ＣＬＭｍは
各カラムスイッチ回路ＣＳＷ０〜ＣＳＷ４に共通に供給
される。夫々のカラムスイッチ回路ＣＳＷ０〜ＣＳＷ４
に含まれる複数のカラムスイッチはカラム選択信号ＣＬ
Ｍ０〜ＣＬＭｍに１対１対応されてスイッチ制御され
る。例えば図２においてｊ行のカラムスイッチＣＳＷ１
ｊ，ＣＳＷ２ｊなどはカラム選択信号ＣＬＭｊによって
スイッチ制御される。

【００２４】ＣＤ０，ＣＤＢ０〜ＣＤ４，ＣＤＢ４はカ
ラムスイッチ回路ＣＳＷ０〜ＣＳＷ４毎に前記カラムス
イッチが共通接続される相補共通データ線である。夫々
の相補共通データ線ＣＤ０，ＣＤＢ０〜ＣＤ４，ＣＤＢ
４には、メモリセルへの書き込みデータを増幅し、ま
た、メモリセルからの読み出しデータを増幅するメイン
アンプＡＭＰ０〜ＡＭＰ４が設けられている。メインア
ンプＡＭＰ０〜ＡＭＰ４は制御信号φＡＭＰ０〜φＡＭ
Ｐ４によって選択的に活性化制御される。

【００２５】データ入出力バッファＤＩＯＢと前記メイ
ンアンプＡＭＰ０〜ＡＭＰ４との間には、選択スイッチ
ＳＥＬ０〜ＳＥＬ３が配置されている。選択スイッチＳ
ＥＬ０はメインアンプＡＭＰ０又はＡＭＰ１をデータ入
出力バッファＤＯＢに、選択スイッチＳＥＬ１はメイン
アンプＡＭＰ１又はＡＭＰ２をデータ入出力バッファＤ
ＯＢに、選択スイッチＳＥＬ２はメインアンプＡＭＰ２
又はＡＭＰ３をデータ入出力バッファＤＯＢに、選択ス
イッチＳＥＬ３はメインアンプＡＭＰ３又はＡＭＰ４を
データ入出力バッファＤＯＢに、夫々制御信号φＳＥＬ
０〜φＳＥＬ４によて接続制御する。夫々の選択スイッ
チＳＥＬ０〜ＳＥＬ３はそれに供給されるイネーブル信
号φＥＮ０〜φＥＮ３が活性状態にされているときだけ
上記選択が可能にされ、イネーブル信号φＥＮ０〜φＥ
Ｎ３の非活性状態においては双方何れのメインアンプも
データ入出力バッファＤＩＯＢに接続されずに中立状態
を採るようにされる。

【００２６】図１においてＴＣＯＮＴはタイミング制御
回路であり、外部制御信号として夫々ローイネーブルの
ロウ・アドレス・ストローブ信号ＲＡＳ、カラム・アド
レス・ストローブ信号ＣＡＳ、及びライトイネーブル信
号ＷＥなどが供給される。また内部のマット選択信号φ
ＭＡＴ０〜φＭＡＴ４が供給される。これによって前記
各種内部制御信号などを生成する。本実施例のＤＲＡＭ
は、特に制限されないが、ページモードを有し、それは
図示しないモード信号又は外部からタイミング制御回路
ＴＣＯＮＴに与えられるコマンドによって指定される。

【００２７】メモリアクセスにおいて利用可能にされる
センスアンプは、図３の（Ａ）に示されるようにＳＡ
０，ＳＡ２，ＳＡ４の何れかとされる第１の状態Ｓ１
と、センスアンプはＳＡ１，ＳＡ３の何れかとされる第
２の状態Ｓ２に区別され、それの状態Ｓ１，Ｓ２が交互
とされる。どちらの場合も利用可能でないセンスアンプ
は、その前のメモリアクセスによって選択されたワード
線上のデータをラッチしているセンスアンプを含む。ど
の状態を利用するかは例えば図３の（Ｂ）に示され回路
によって形成される制御信号ＳＡ０−２−４、ＳＡ１−
３によって指示される。この回路は前記タイミング制御
回路ＴＣＯＮＴに含まれ、例えばＤ型ラッチ回路とＤＬ
ＡＴとセット・リセット型フリップフロップＲＳＦＦに
よって構成される。Ｒ１はＤ型ラッチ回路ＤＬＡＴの出
力端子に結合されたプルダウン抵抗である。電源が投入
された初期状態においてセット・リセット型フリップフ
ロップＲＳＦＦのセット端子Ｓはハイレベル、リセット
端子Ｒはローレベルにされ、これによってセット状態に
されたセット・リセット型フリップフロップＲＳＦＦの
非反転出力端子Ｑから得られる制御信号ＳＡ１−３はハ
イレベル、反転出力端子Ｑ＊から得られる制御信号ＳＡ
０−２−４はローレベルにされる。制御信号ＳＡ１−３
はそのハイレベルによって図３の（Ａ）に示される第２
の状態Ｓ２を指示し、制御信号ＳＡ０−２−４はそのハ
イレベルによって図３の（Ａ）に示される第１の状態Ｓ
１を指示する。Ｄ型ラッチ回路ＤＬＡＴのクロック入力
端子ＣＫは、ロウ・アドレス・ストローブ信号ＲＡＳの
立ち下がり変化（チップ選択状態）よって形成されるワ
ンショットパルスＣＬＫを受けることによって制御信号
ＳＡ１−３のラッチ動作を行う。したがって、電源投入
後最初にロウ・アドレス・ストローブ信号ＲＡＳが立ち
下がり変化されてチップ選択されると第１状態Ｓ１が指
示され、その後ロウ・アドレス・ストローブ信号ＲＡＳ
の立ち下がり変化毎に第１状態Ｓ１と第２状態Ｓ２が交
互に指示される。

【００２８】図４にはメモリマットの選択状態に応じて
何れのセンスアンプ回路を活性化するかを前記状態Ｓ
１，Ｓ２を考慮して制御する回路の一例が示される。こ
の回路は前記タイミング制御回路ＴＣＯＮＴに含まれ
る。センスアンプ回路ＳＡ０〜ＳＡ４の活性化制御信号
φＳＡ０〜φＳＡ４は夫々３入力型のアンドゲートＡＮ
Ｄ１から出力される。図４においてＳＡはロウ・アドレ
ス・ストローブ信号ＲＡＳの立ち下がり変化を基準とす
るセンスアンプ活性化期間を規定する内部タイミング信
号である。そのような内部タイミング信号ＳＡのハイレ
ベル期間において、制御信号φＳＡ０は第１の状態（Ｓ
Ａ０−２−４＝”１”）においてメモリマットＭＡＴ０
が選択されたとき（φＭＡＴ０＝”１”）活性化され、
制御信号φＳＡ１は第２の状態（ＳＡ１−３＝”１”）
においてメモリマットＭＡＴ０又はＭＡＴ１が選択され
たとき（φＭＡＴ０又はφＭＡＴ１＝”１”）活性化さ
れ、制御信号φＳＡ２は第１の状態（ＳＡ０−２−４
＝”１”）においてメモリマットＭＡＴ１又はＭＡＴ２
が選択されたとき（φＭＡＴ１又はφＭＡＴ２＝”
１”）活性化され、制御信号φＳＡ３は第２の状態（Ｓ
Ａ１−３＝”１”）においてメモリマットＭＡＴ２又は
ＭＡＴ３が選択されたとき（φＭＡＴ２又はφＭＡＴ３
＝”１”）活性化され、制御信号φＳＡ４は第１の状態
（ＳＡ０−２−４＝”１”）においてメモリマットＭＡ
Ｔ３が選択されたとき（φＭＡＴ３＝”１”）とき活性
化される。

【００２９】図５には図４の論理によって達成される選
択メモリマットに対するセンスアンプの活性化態様が第
１の状態Ｓ１と第２の状態に分けて模式的に示される。
即ち、前記第１の状態Ｓ１では、メモリマットＭＡＴ０
が選択された場合にはセンスアンプ回路ＳＡ０が活性化
され、メモリマットＭＡＴ１又はＭＡＴ２が選択された
場合にはセンスアンプ回路ＳＡ２が活性化され、メモリ
マットＭＡＴ３が選択された場合にはセンスアンプ回路
ＳＡ４が活性化される。前記第２の状態Ｓ２では、メモ
リマットＭＡＴ０又はＭＡＴ１が選択された場合にはセ
ンスアンプ回路ＳＡ１が活性化され、メモリマットＭＡ
Ｔ２又はＭＡＴ３が選択された場合にはセンスアンプ回
路ＳＡ３が活性化される。

【００３０】図６の（Ａ）には前記シェアリング回路Ｓ
ＨＲ０〜ＳＨＲ３を制御する制御信号φＳＨＲ０〜φＳ
ＨＲ３の生成論理が示され、（Ｂ）には前記シェアリン
グ回路ＳＨＬ１〜ＳＨＬ４を制御する制御信号φＳＨＬ
１〜φＳＨＬ４の生成論理が示される。それらの論理は
前記タイミング制御回路ＴＣＯＮＴに含まれる。この論
理は前記図４の論理で活性化されたセンスアンプ回路を
その隣のメモリマットに接続するように制御すればよ
く、そのとき現在第１の状態Ｓ１なのか第２の状態Ｓ２
なのかを考慮するればメモリマットの選択状態に応じて
どのシェアリング回路をオン状態にすればよいかが一義
的に決定される。

【００３１】制御信号φＳＨＲ０〜φＳＨＲ３は夫々３
入力型のアンドゲートＡＮＤ２から出力される。図６に
おいてＳＨはロウ・アドレス・ストローブ信号ＲＡＳの
立ち下がり変化を基準とするセンスアンプ活性化開始か
ら所定期間をハイレベルによって規定する内部タイミン
グ信号である。所定期間とは、本実施例に従えば、ワー
ド線選択によってメモリセルから読出されたデータをセ
ンスアンプで増幅する動作が確定されるまでの期間であ
る。即ちその期間を過ぎればセンスアンプ回路はワード
線１本分の読み出しデータを完全にラッチ可能な状態に
されている。そのような内部タイミング信号ＳＨのハイ
レベル期間において、制御信号φＳＨＲ０は第１の状態
（ＳＡ０−２−４＝”１”）においてメモリマットＭＡ
Ｔ０が選択されたとき（φＭＡＴ０＝”１”）活性化さ
れ、制御信号φＳＨＲ１は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ１が選択されたとき
（φＭＡＴ１＝”１”）活性化され、制御信号φＳＨＲ
２は第１の状態（ＳＡ０−２−４＝”１”）においてメ
モリマットＭＡＴ２が選択されたとき（ＭＡＴ２＝”
１”）活性化され、制御信号φＳＨＲ３は第２の状態
（ＳＡ１−３＝”１”）においてメモリマットＭＡＴ３
が選択されたとき（ＭＡＴ３＝”１”）活性化される。

【００３２】制御信号φＳＨＬ１〜φＳＨＬ４は夫々３
入力型のアンドゲートＡＮＤ３から出力される。前記同
様に、内部タイミング信号ＳＨのハイレベル期間におい
て、制御信号φＳＨＬ１は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ０が選択されたとき
（φＭＡＴ０＝”１”）活性化され、制御信号φＳＨＬ
２は第１の状態（ＳＡ０−２−４＝”１”）においてメ
モリマットＭＡＴ１が選択されたとき（φＭＡＴ１＝”
１”）活性化され、制御信号φＳＨＬ３は第２の状態
（ＳＡ１−３＝”１”）においてメモリマットＭＡＴ２
が選択されたとき（ＭＡＴ２＝”１”）活性化され、制
御信号φＳＨＬ４は第１の状態（ＳＡ０−２−４＝”
１”）においてメモリマットＭＡＴ３が選択されたとき
（ＭＡＴ３＝”１”）活性化される。

【００３３】前記センスアンプ回路の選択的な活性化制
御とシェアリング回路の選択的な接続分離制御の論理か
ら明らかなように、例えば図３の（Ａ）の第１の状態Ｓ
１においてメモリマットＭＡＴ０が選択されてセンスア
ンプ回路ＳＡ０が活性化されたとき、センスアンプ回路
ＳＡ０をメモリマットＭＡＴ０に接続するシェアリング
回路ＳＨＲ０は、メモリマットＭＡＴ０におけるワード
線選択によってメモリセルから読出されたデータをセン
スアンプ回路ＳＡ０で増幅する動作が確定される期間を
過ぎるとセンスアンプ回路ＳＡ０とメモリマットＭＡＴ
０とを電気的に分離して、その読み出しデータをセンス
アンプ回路ＳＡ０にラッチさせることができる。これに
より、その後、メモリマットＭＡＴ０に対するプリチャ
ージ動作を行っても、センスアンプ回路ＳＡ０にラッチ
されたデータはその影響を一切受けない。したがって、
本実施例のＤＲＡＭにページモードなどが設定されてい
るときには、センスアンプ回路ＳＡ０にラッチしたデー
タをプリチャージに並行して順次外部に読み出す動作を
行うことができる。そうであるから、次のメモリサイク
ルにおいて同じメモリマットＭＡＴ０を選択すべき場合
にも、メモリマットＭＡＴ０に接続されるセンスアンプ
回路ＳＡ１を用いて当該次のメモリサイクルを早く開始
することが可能になって、メモリサイクルタイムを短縮
することが可能になる。換言すれば、マイクロコンピュ
ータなどによる本実施例ＤＲＡＭに対する高速アクセス
が可能になる。この効果はその他のメモリマットが選択
される場合も同じである。

【００３４】メモリマットのプリチャージ回路ＰＣＭ０
〜ＰＣＭ３の活性化制御信号φＰＣＭについてはその生
成論理を特に図示はしないが、例えばロウ・アドレス・
ストローブ信号ＲＡＳの非活性化期間に応じて活性化さ
れる。センスアンプ回路のためのプリチャージ回路ＰＣ
Ａ０〜ＰＣＡ４の活性化制御信号φＰＣＡ０〜φＰＣＡ
４についてもその生成論理を特に図示はしないが、それ
らプリチャージ回路ＰＣＡ０〜ＰＣＡ４はセンスアンプ
回路ＳＡ０〜ＳＡ４の活性化期間中においてその動作が
禁止されればよい。したがって、センスアンプ活性化制
御信号φＳＡ０〜φＳＡ４のレベル反転信号を制御信号
φＰＣＡ０〜φＰＣＡ４として利用することができる。

【００３５】図７にはメモリマットの選択状態に応じて
何れのメインアンプＡＭＰ０〜ＡＭＰ４を活性化するか
を前記状態Ｓ１，Ｓ２を考慮して制御する回路の一例が
示される。この回路は前記タイミング制御回路ＴＣＯＮ
Ｔに含まれる。メインアンプＡＭＰ０〜ＡＭＰ４の活性
化制御信号φＡＭＰ０〜φＡＭＰ４は夫々３入力型のア
ンドゲートＡＮＤ４から出力される。図７においてＡＭ
Ｐはロウ・アドレス・ストローブ信号ＲＡＳの立ち下が
り変化を基準とするメインアンプ活性化期間をハイレベ
ルによって規定する内部タイミング信号である。当該タ
イミング信号ＡＭＰのハイレベル期間は読み出し動作と
書き込み動作などに応じて相違される。そのような内部
タイミング信号ＡＭＰのハイレベル期間において、制御
信号φＡＭＰ０は第１の状態（ＳＡ０−２−４＝”
１”）においてメモリマットＭＡＴ０が選択されたとき
（φＭＡＴ０＝”１”）活性化され、制御信号φＡＭＰ
１は第２の状態（ＳＡ１−３＝”１”）においてメモリ
マットＭＡＴ０又はＭＡＴ１が選択されたとき（φＭＡ
Ｔ０又はφＭＡＴ１＝”１”）活性化され、制御信号φ
ＡＭＰ２は第１の状態（ＳＡ０−２−４＝”１”）にお
いてメモリマットＭＡＴ１又はＭＡＴ２が選択されたと
き（φＭＡＴ１又はφＭＡＴ２＝”１”）活性化され、
制御信号φＡＭＰ３は第２の状態（ＳＡ１−３＝”
１”）においてメモリマットＭＡＴ２又はＭＡＴ３が選
択されたとき（φＭＡＴ２又はφＭＡＴ３＝”１”）活
性化され、制御信号φＡＭＰ４は第１の状態（ＳＡ０−
２−４＝”１”）においてメモリマットＭＡＴ３が選択
されたとき（φＭＡＴ３＝”１”）活性化される。

【００３６】図８にはメモリマットの選択状態に応じて
何れの選択スイッチＳＥＬ０〜ＳＥＬ３を活性化する
か、そして活性化された選択スイッチを何れのメインア
ンプに接続制御するかを前記状態Ｓ１，Ｓ２を考慮して
制御する回路の一例が示される。この回路は前記タイミ
ング制御回路ＴＣＯＮＴに含まれる。選択スイッチＳＥ
Ｌ０〜ＳＥＬ３の活性化制御信号φＥＮ０〜φＥＮ３は
夫々２入力型のアンドゲートＡＮＤ６から出力され、選
択スイッチＳＥＬ０〜ＳＥＬ３の接続状態を選択する制
御信号φＳＥＬ０〜φＳＥＬ３は夫々２入力型のアンド
ゲートＡＮＤ７０〜ＡＮＤ７３から出力される。

【００３７】活性化制御信号φＥＮ０は、制御信号φＡ
ＭＰ０，φＡＭＰ１にてメインアンプＡＭＰ０又はＡＭ
Ｐ１が活性化され且つメモリマットＭＡＴ０が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ０を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ０がハイレベルにされて選択スイッ
チＳＥＬ０はメインアンプＡＭＰ０側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ０がローレベ
ルにされて選択スイッチＳＥＬ０はメインアンプＡＭＰ
１側との接続状態を採る。

【００３８】活性化制御信号φＥＮ１は、制御信号φＡ
ＭＰ１，φＡＭＰ２にてメインアンプＡＭＰ１又はＡＭ
Ｐ２が活性化され且つメモリマットＭＡＴ１が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ１を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ１がハイレベルにされて選択スイッ
チＳＥＬ１はメインアンプＡＭＰ１側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ１がローレベ
ルにされて選択スイッチＳＥＬ１はメインアンプＡＭＰ
２側との接続状態を採る。

【００３９】活性化制御信号φＥＮ２は、制御信号φＡ
ＭＰ２，φＡＭＰ３にてメインアンプＡＭＰ２又はＡＭ
Ｐ３が活性化され且つメモリマットＭＡＴ２が選択され
る場合ハイレベル（活性化レベル）にされて選択スイッ
チＳＥＬ２を活性化し、そのとき前記第１状態Ｓ１が選
択されている場合（制御信号ＳＡ０−２−４＝”１”）
は制御信号φＳＥＬ２がハイレベルにされて選択スイッ
チＳＥＬ２はメインアンプＡＭＰ２側との接続状態を採
り、第２状態Ｓ１が選択されている場合（制御信号ＳＡ
０−２−４＝”０”）は制御信号φＳＥＬ２がローレベ
ルにされて選択スイッチＳＥＬ２はメインアンプＡＭＰ
３側との接続状態を採る。

【００４０】同様に活性化制御信号φＥＮ３は、制御信
号φＡＭＰ３，φＡＭＰ４にてメインアンプＡＭＰ３又
はＡＭＰ４が活性化され且つメモリマットＭＡＴ３が選
択される場合ハイレベル（活性化レベル）にされて選択
スイッチＳＥＬ３を活性化し、そのとき前記第１状態Ｓ
１が選択されている場合（制御信号ＳＡ０−２−４＝”
１”）は制御信号φＳＥＬ３がハイレベルにされて選択
スイッチＳＥＬ３はメインアンプＡＭＰ３側との接続状
態を採り、第２状態Ｓ１が選択されている場合（制御信
号ＳＡ０−２−４＝”０”）は制御信号φＳＥＬ３がロ
ーレベルにされて選択スイッチＳＥＬ３はメインアンプ
ＡＭＰ４側との接続状態を採る。

【００４１】図９には本実施例のＤＲＡＭがページモー
ドでリードアクセスされるときの一例動作タイミングが
示される。このタイミングはメモリマットＭＡＴ１にお
いてワード線選択が連続的に行われる場合に図２のｉ行
の様子に着目したものであり、図２をも参照しながらそ
の動作タイミングを説明する。時刻ｔ０においてロウ・
アドレス・ストローブ信号ＲＡＳがローレベルに活性化
されてページモードのリードアクセスが開始されるとす
る。このときＤＲＡＭは前記第２の状態Ｓ２にされるも
のする。これによってセンスアンプ回路ＳＡ１，ＳＡ３
が活性化可能にされる。そのときのロウアドレス信号Ｒ
ＡＤＲＳによってメモリマットＭＡＴ１が選択されると
共に当該マットＭＡＴ１から１本のワード線ＷＬ０が選
択される。メモリマットＭＡＴ１が選択されることに呼
応してシェアリングスイッチ回路ＳＨＲ１がオン状態に
され（φＳＨＲ１＝”１”）、且つセンスアンプ回路Ｓ
Ａ１が活性化される。センスアンプ回路ＳＡ１の活性化
に応じてプリチャージ回路ＰＣＡ１が非活性にされる
（φＰＣＡ１＝”０”）。これによって当該ワード線Ｗ
Ｌ０によって選択されたメモリセルのデータがメモリマ
ットＭＡＴ１の相補データ線に読出され、読出されたデ
ータはセンスアンプ回路ＳＡ１によって増幅される。増
幅動作が確定されるタイミングにおいてシェアリング回
路ＳＨＲ１がカットオフされ（φＳＨＲ１＝”１”）、
それによってセンスアンプ回路ＳＡ１はそれが活性化さ
れている限り当該読出しデータをラッチする。ラッチさ
れたデータはカラム・アドレス・ストローブ信号ＣＡＳ
の変化に同期して順次データ入出力バッファＤＩＯＢか
ら読出される。図９においてＤＯＵＴが読み出しデータ
であり、読み出しデータは順次Ｄ００，Ｄ０１，Ｄ０
２，Ｄ０３，Ｄ０４として図示されている。これに並行
してメモリマットＭＡＴ１のプリチャージ回路ＰＣＭ１
が活性化されて（φＰＣＭ＝”１”）当該メモリマット
ＭＡＴ１の相補データ線がプリチャージされる。メモリ
マットＭＡＴ１における相補データ線のプリチャージが
完了されるとタイミング制御回路ＴＣＯＮＴ内部の完了
フラグＣＦＬＧがセット状態にされる。完了フラグＣＦ
ＬＧは次にロウ・アドレス・ストローブ信号ＲＡＳが立
ち下げられることによってリセットされる。完了フラグ
ＣＦＬＧがセット状態にされるとタイミング制御回路Ｔ
ＣＯＮＴは活性化されたロウ・アドレス・ストローブ信
号ＲＡＳを受け付けて次のメモリ動作を開始することが
できる。図９において次のメモリ動作は時刻ｔ１から開
始される。これによって開始されるメモリ動作によって
選択されるメモリマットは直前に選択されたメモリマッ
トＭＡＴ１と同一である。このときメモリマットＭＡＴ
１の相補データ線のプリチャージは既に完了されている
のでそのまま続けて別のワード線ＷＬ１の選択動作に移
行して上記同様のデータ読出し動作を開始することがで
きる。

【００４２】タイミング制御回路ＴＣＯＮＴによる各種
内部制御信号の生成論理は前記図４乃至図８で説明した
具体的な論理に限定されず、例えば図１０に示されるタ
イミングを実現するようにしてもよい。図９と図１０の
大きな相違点はシェアリングスイッチの制御であり、図
９の場合にはセンスアンプによる増幅動作が必要な相補
データ線にだけセンスアンプを接続するように制御を行
っている。図１０の場合には、センスアンプによるラッ
チ動作が相補データ線のプリチャージによって影響を受
けない限度においてシェアリングスイッチが制御され
る。

【００４３】図１１には本発明の別の実施例が示され
る。この実施例は一つのセンスアンプを左右片側で夫々
２組の相補データ線に共有させる点が前記実施例と相違
され、、それに応じてシェアリングスイッチの接続分離
制御とセンスアンプの活性化制御の手順も異なる。図１
１にはメモリマットＭＡＴ１を中心とした詳細回路がｉ
行及びｊ行の相補データ線を代表として示される。図１
１において図２と同一の回路要素には同一符号を付して
ある。ＢＬ０ｉ，ＢＬＢ０ｉ、ＢＬ０ｊ，ＢＬＢ０ｊは
メモリマットＭＡＴ０に含まれ、ＢＬ１ｉ，ＢＬＢ１
ｉ、ＢＬ１ｊ，ＢＬＢ１ｊはメモリマットＭＡＴ１に含
まれ、ＢＬ２ｉ，ＢＬＢ２ｉ、ＢＬ２ｊ，ＢＬＢ２ｊは
メモリマットＭＡＴ２に含まれる、夫々代表的に図示さ
れた相補データ線である。ＰＣＡ１ｊはプリチャージ回
路ＰＣＡ１に含まれる例示された単位プリチャージ回
路、ＳＡ１ｊはセンスアンプ回路ＳＡ１に含まれる例示
されたセンスアンプ、ＣＳＷ１ｊはカラムスイッチ回路
ＣＳＷ１に含まれる例示されたカラムスイッチである。
ＰＣＭ１ｉ，ＰＣＭ１ｊはプリチャージ回路ＰＣＭ１に
含まれる例示された単位プリチャージ回路である。ＰＣ
Ａ２ｊはプリチャージ回路ＰＣＡ２に含まれる例示され
た単位プリチャージ回路、ＳＡ２ｊはセンスアンプ回路
ＳＡ２に含まれる例示されたセンスアンプ、ＣＳＷ２ｊ
はカラムスイッチ回路ＣＳＷ２に含まれる例示されたカ
ラムスイッチである。ＳＨＬ１ｉ，ＳＨＬ１ｊはシェア
リング回路ＳＨＬ１に含まれる例示されたシェアリング
スイッチ、ＳＨＲ１ｉ，ＳＨＲ１ｊはシェアリング回路
ＳＨＲ１に含まれる例示されたシェアリングスイッチで
ある。ＳＨＬ２ｉ，ＳＨＬ２ｊはシェアリング回路ＳＨ
Ｌ２に含まれる例示されたシェアリングスイッチ、ＳＨ
Ｒ２ｉ，ＳＨＲ２ｊはシェアリング回路ＳＨＲ２に含ま
れる例示されたシェアリングスイッチである。

【００４４】プリチャージ回路ＰＣＡ１、センスアンプ
回路ＳＡ１、及びカラムスイッチ回路ＣＳＷ１はメモリ
マットＭＡＴ０とメモリマットＭＡＴ１が共有する。本
実施例では、メモリマットＭＡＴ０の相補データ線ＢＬ
０ｉ，ＢＬＢ０ｉ及びＢＬ０ｊ，ＢＬＢ０ｊと、メモリ
マットＭＡＴ１の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ及
びＢＬ１ｊ，ＢＬＢ１ｊは単位プリチャージ回路ＰＣＡ
１ｊ、センスアンプＳＡ１ｊ、及びカラムスイッチＣＳ
Ｗ１ｊを共有し、それら共有された回路はシェアリング
スイッチＳＨＬ１ｉを介して相補データ線ＢＬ０ｉ，Ｂ
ＬＢ０ｉと選択的に接続分離可能にされると共にシェア
リングスイッチＳＨＬ１ｊを介して相補データ線ＢＬ０
ｊ，ＢＬＢ０ｊと選択的に接続分離可能にされ、また、
それら共有された回路はシェアリングスイッチＳＨＲ１
ｉを介して相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと選択的
に接続分離可能にされると共にシェアリングスイッチＳ
ＨＲ１ｊを介して相補データ線ＢＬ１ｊ，ＢＬＢ１ｊと
選択的に接続分離可能にされる。特に詳述しないが単位
プリチャージ回路、センスアンプ、及びカラムスイッチ
のその他のペアも同様に左右合計４個の相補データ線と
個々に接続分離可能に共有される。尚、図１に示される
ように並設された一端のメモリマットＭＡＴ０に配置さ
れたプリチャージ回路ＰＣＡ０、センスアンプ回路ＳＡ
０、及びカラムスイッチ回路ＣＳＷ０はシェアリング回
路ＳＨＲ０を介してメモリマットＭＡＴ０の相補データ
線と選択的に接続分離可能にされ、同様に、並設された
他端のメモリマットＭＡＴ４に配置されたプリチャージ
回路ＰＣＡ４、センスアンプ回路ＳＡ４、及びカラムス
イッチ回路ＣＳＷ４はシェアリング回路ＳＨＲ４を介し
てメモリマットＭＡＴ４の相補データ線と選択的に接続
分離可能にされる。

【００４５】本実施例では夫々のシェアリング回路ＳＨ
Ｌ０〜ＳＨＬ３、ＳＨＲ１〜ＳＨＲ４に含まれるシェア
リングスイッチは列方向（相補データ線との交差方向）
に偶数番目のものと奇数番目のものとで相互に異なる制
御信号にてスイッチ制御される。図１１に従えば、偶数
番目に配置されたシェアリングスイッチＳＨＬ１ｉは制
御信号φＳＨＬ１Ｅにてスイッチ制御され、奇数番目に
配置されたシェアリングスイッチＳＨＬ１ｊは制御信号
φＳＨＬ１Ｏにてスイッチ制御される。図１１のその他
のシェアリングスイッチも同様であり、制御信号φＳＨ
Ｒ１Ｅ，φＳＨＬ２Ｅ，φＳＨＲ２Ｅは偶数番目のシェ
アリングスイッチ用のスイッチ制御信号であり、制御信
号φＳＨＲ１Ｏ，φＳＨＬ２Ｏ，φＳＨＲ２Ｏは奇数番
目のシェアリングスイッチ用のスイッチ制御信号であ
る。

【００４６】本実施例においてもその他の全体的な構成
は概略図１と同じであるが、センスアンプの共有形態の
相違によって、タイミング制御回路ＴＣＯＮＴによるセ
ンスアンプ活性化制御とシェアリングスイッチに対する
制御が上記実施例と相違される。その制御形態の相違を
説明する。例えば図１１において読み出し動作でメモリ
マットＭＡＴ１のワード線ＷＬ０が選択されたときの、
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，ＢＬＢ
１ｊに着目する。先ず、当該メモリマットＭＡＴ１を挟
んでその左右に配置された一方のセンスアンプＳＡ１ｊ
及びカラムスイッチＣＳＷ１ｊをそれに対応される双方
の分離スイッチＳＨＲ１ｉ，ＳＨＲ１ｊにて相補データ
線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，ＢＬＢ１ｊから切
り離し、他方のセンスアンプＳＡ２ｊ及びカラムスイッ
チＣＳＷ２ｊをそれに対応される一方の分離スイッチＳ
ＨＬ２ｊにて一方の相補データ線ＢＬ１ｊ，ＢＬＢ１ｊ
に接続し且つ他方の分離スイッチＳＨＬ２ｉにて他方の
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉから分離させる。そ
して、前記他方のセンスアンプＳＡ２ｊを活性化して当
該一方の相補データ線ＢＬ１ｊ，ＢＬＢ１ｊに読み出さ
れたメモリセルのデータを増幅した後、接続状態の分離
スイッチＳＨＬ２ｊを分離状態にして当該センスアンプ
ＳＡ２ｊにメモリセルのデータをラッチさせる。このと
き、隣の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉにおいても
メモリセルが選択されているので、そのデータラッチ状
態に並行して先ず、前記センスアンプＳＡ１ｊ対応され
る分離状態の分離スイッチＳＨＲ１ｉ，ＳＨＲ１ｊの内
相補データ線ＢＬ１ｉ，ＢＬＢ１ｉに対応される分離ス
イッチＳＨＲ１ｊを一時的に接続状態にすると共に前記
一方のセンスアンプＳＡ１ｊを活性化して当該相補デー
タ線ＢＬ１ｉ，ＢＬＢ１ｉに既に読出されているメモリ
セルのデータを増幅し、その後で選択状態のワード線Ｗ
Ｌ０を非選択にしてから相補データ線をプリチャージ回
路ＰＣＭ１でプリチャージさせる。

【００４７】上記制御において、センスアンプに相補デ
ータ線を接続するためのシェアリングスイッチの選択に
は、例えばロウアドレス信号に含まれるマット選択のた
めのアドレスビットの次の上位１ビットを利用して、偶
数番目の相補データ線のアクセスか奇数番目の相補デー
タ線のアクセスかを判定することによってそれを制御す
ることができる。このとき相補データ線の左右の何れの
センスアンプとカラムスイッチを利用するかは、基本的
には図３の（Ａ）で説明したように現在の状態が第１の
状態Ｓ１か第２の状態Ｓ２かを判定して決定することが
できる。更に、それらの関係を考慮することによって、
未だ再書き込みされていない隣の相補データ線における
読み出しデータのメモリセルへの書き戻しのために選択
すべきシェアリングスイッチとセンスアンプは一義的に
決定することができる。本実施例のタイミング制御回路
は、特に図示はしないが、それらを考慮して内部タイミ
ング信号を生成する論理を有する。このような論理は各
メモリマットの夫々で並列的に１本のワード線を選択し
て、外部へのデータ読み出しに寄与しないメモリマット
で実質的にメモリセルのリフレッシュを行うような場合
に必要とされる。

【００４８】ワード線の選択を一つのメモリマットだけ
で行う場合には、タイミング制御回路ＴＣＯＮＴによる
センスアンプ活性化制御とシェアリングスイッチに対す
る制御は図１２の動作タイミングを実現するよう以下の
ようにされる。例えば図１１において読み出し動作でメ
モリマットＭＡＴ１のワード線ＷＬ０が選択されたとき
の、相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ、ＢＬ１ｊ，Ｂ
ＬＢ１ｊに着目する。先ず、当該メモリマットＭＡＴ１
を挟んでその左右に配置された一方のセンスアンプＳＡ
１ｊ及びカラムスイッチＣＳＷ１ｊをそれに対応される
一方の分離スイッチＳＨＲ１ｉにて相補データ線ＢＬ１
ｉ，ＢＬＢ１ｉに接続し、他方のセンスアンプＳＡ２ｊ
及びカラムスイッチＣＳＷ２ｊをそれに対応される一方
の分離スイッチＳＨＬ２ｊにて相補データ線ＢＬ１ｊ，
ＢＬＢ１ｊに接続する。そして、前記双方のセンスアン
プＳＡ１ｊ，ＳＡ２ｊを活性化して相補データ線ＢＬ１
ｊ，ＢＬＢ１ｊ及びＢＬ１ｉ，ＢＬＢ１ｉに読み出され
たメモリセルのデータを増幅した後、分離スイッチＳＨ
Ｌ２ｊを分離状態にして当該センスアンプＳＡ２ｊにメ
モリセルのデータをラッチさせる。このデータラッチ状
態に並行して相補データ線ＢＬ１ｉ，ＢＬＢ１ｉ及びＢ
Ｌ１ｊ，ＢＬＢ１ｊをプリチャージ回路ＰＣＭ１でプリ
チャージさせる。図１１の構成に対応して最初に説明し
た制御態様はセンスアンプによる増幅動作が必要な相補
データ線にだけセンスアンプを接続するように制御を行
っている。図１２の制御態様の場合には、センスアンプ
によるラッチ動作が相補データ線のプリチャージによっ
て影響を受けない限度においてシェアリングスイッチが
制御される。

【００４９】図１２の動作タイミングを実現する制御で
は、データ読み出しのために相補データ線の左右の何れ
のセンスアンプとカラムスイッチを利用するかは、基本
的には図３の（Ａ）で説明したように現在の状態が第１
の状態Ｓ１か第２の状態Ｓ２かを判定して決定すること
ができる。そのときセンスアンプに接続された１対のシ
ェアリングスイッチのうち何れを接続状態にするかは、
例えばロウアドレス信号に含まれるマット選択のための
アドレスビットの次の上位１ビットを利用して、偶数番
目の相補データ線のアクセスか奇数番目の相補データ線
のアクセスかを判定することによってそれを制御するこ
とができる。更に、それらの関係を考慮することによっ
て、その隣の相補データ線におけるメモリセル再書き込
みのためだけに選択すべきシェアリングスイッチとセン
スアンプは一義的に決定することができる。これによっ
て図１２の動作タイミングを実現するためのタイミング
制御回路を構成することができる。

【００５０】図１３には上記実施例のＤＲＡＭを用いた
コンピュータシステムのブロック図が示される。ＣＰＵ
バス１にはマイクロプロセッサ（ＭＰＵ）２、コプロセ
ッサ（ＣＯ−ＰＲＯ）３、メモリコントローラ（ＭＲＹ
−ＣＯＮＴ）４、及びバスコントローラ（ＢＵＳ−ＣＯ
ＮＴ）５が結合される。バスコントローラ５はそれに結
合された周辺バス６とＣＰＵバス１とのインタフェース
制御を行う。周辺バス６には、特に制限されないが、デ
ータやＢＩＯＳなどのプログラムが格納されたＥＰＲＯ
Ｍ７、キーボード（ＫＥＹＢ）８が接続されるキーボー
ドインタフェース（ＫＥＹＢ−ＩＦ）９、シリアルイン
タフェースコントローラ（ＳＩＦ−ＣＯＮＴ）１０、フ
ロッピーディスクコントローラ（ＦＤＤ−ＣＯＮＴ）１
１、プリンタなどとインタフェースされるパラレルイン
タフェースコントローラ（ＰＩＦ−ＣＯＮＴ）１２、フ
ラッシュメモリ１３などのＩＣカードが接続されるＩＣ
カードインタフェースコントローラ（ＣＡＲＤＩＦ−Ｃ
ＯＮＴ）１４、ＣＲＴディスプレイ（ＤＩＳＰ）１５な
どが接続されるディスプレイコントローラ（ＤＩＳＰ−
ＣＯＮＴ）１６が夫々接続される。前記メモリコントロ
ーラ４はそれに結合されたメモリバス１７とＣＰＵバス
１とのインタフェース制御を行う。このメモリバス１７
にはＤＲＡＭから成る拡張メモリ（ＥＰＤ−ＭＲＹ）１
８，１９及び磁気ディスク装置などの補助記憶装置のバ
ッファメモリとされるＤＲＡＭ２０が結合される。図１
３においてＤＲＡＭ２０及び拡張メモリ１９が上記実施
例で説明したＤＲＡＭとされる。斯るシステムに上記実
施例のＤＲＡＭを採用することにより、マイクロプロセ
ッサ２はそれらメモリＥＰＤ−ＭＲＹ１９，ＤＲＡＭ２
０に対するアクセスサイクル時間を短縮して必要なデー
タを高速にアクセスすることができるから、マイクロプ
ロセッサ２が実行すべき命令フェッチやオペランドフェ
ッチの高速化を実現でき、それによって、コンピュータ
システムにおけるデータ処理速度を向上させることがで
きる。

【００５１】上記各実施例によれば以下の作用効果があ
る。〔１〕図２に示されるように、メモリマットＭＡＴ
１が選択されてセンスアンプＳＡ１ｉ，ＳＡ１ｊ，…が
活性化されたとき、センスアンプＳＡ１ｉ，ＳＡ１ｊ，
…をメモリマットＭＡＴ１に接続する分離スイッチＳＨ
Ｒ１ｉ，ＳＨＲ１ｊ，…は、メモリマットＭＡＴ１にお
けるワード線選択によってメモリセルから読出されたデ
ータをセンスアンプＳＡ１ｉ，ＳＡ１ｊ，…で増幅する
動作が確定される期間を過ぎると、センスアンプＳＡ１
ｉ，ＳＡ１ｊ，…とメモリマットＭＡＴ１とを電気的に
分離して、その読み出しデータをセンスアンプＳＡ１
ｉ，ＳＡ１ｊ，…にラッチさせる。これにより、その
後、メモリマットＭＡＴ１に対するプリチャージ動作を
行っても、センスアンプＳＡ１ｉ，ＳＡ１ｊ，…にラッ
チされたデータはその影響を一切受けない。したがっ
て、上記手段に係る半導体記憶装置にページモードなど
が設定されているときには、センスアンプＳＡ１ｉ，Ｓ
Ａ１ｊ，…にラッチしたデータをプリチャージに並行し
て順次外部に読み出す動作を行うことができる。そうで
あるから、次のメモリサイクルにおいても同じメモリマ
ットＭＡＴ１を選択すべき場合にも、センスアンプＳＡ
２ｉ，ＳＡ２ｊ，…を用いて当該次のメモリサイクルを
早く開始することが可能になって、メモリサイクルタイ
ムを短縮することが可能になる。換言すれば、図１３の
ようなコンピュータシステムにおいてマイクロプロセッ
サ２による高速アクセスが可能になる。

【００５２】〔２〕選択されるべきセンスアンプの切換
えタイミングをずらすことによって、換言すれば、活性
化されるべきセンスアンプ切換えに際して既にデータラ
ッチ状態にあるセンスアンプの非活性化タイミングを遅
らせることによって、データの読み出し動作中に次のデ
ータ読み出しのためのワード線選択動作も可能にでき
る。

【００５３】〔３〕図１１に示されるように、偶数番目
の相補データ線ＢＬ１ｉ，ＢＬＢ１ｉと奇数番目の相補
データ線ＢＬ１ｊ，ＢＬＢ１ｊの左右に共通接続される
一方のセンスアンプ例えばＳＡ１ｊはワード線にて選択
されたメモリセルへのデータの再書き込み（リフレッシ
ュ）と外部へのデータ読み出しのためのデータラッチに
利用され、他方のセンスアンプＳＡ２ｊは当該ワード線
にて選択されたメモリセルへのデータの再書き込みに利
用される。一方のセンスアンプがデータをラッチした後
はそのメモリマットＭＡＴ１の相補データ線をプリチャ
ージしても、ラッチされたデータはその影響を一切受け
ない。したがって、上記手段同様に半導体記憶装置にペ
ージモードなどが設定されているときには、センスアン
プにラッチしたデータをプリチャージに並行して順次外
部に読み出す動作を行うことができ、メモリサイクルタ
イムを短縮することが可能になる。

【００５４】〔４〕図１１の実施例によれば図２に比べ
てセンスアンプの数を低減できる。このとき、１本のワ
ード線選択によって実質的に外部に読み出し可能なデー
タの数は図２の場合に比べて半減される。例えば、図２
の１個のメモリマットの規模を１０２４×１０２４（ワ
ード線数×相補データ線数）とすると、図１１に例示さ
れるメモリマットの規模は見かけ上、２０４８×５１２
（ワード線数×相補データ線数）と等価とされる。した
がってページモード又はバーストモードで連続的に読み
出し可能な最大データ数は図２に比べて図１１は半減さ
れる。

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばメ
モリマットの数は上記実施例に限定されずに適宜変更可
能である。また、センスアンプやシェアリングスイッチ
に対する選択制御に対する具体的な論理は上記実施例に
限定されず、その他種々の論理構成を採用することがで
きる。要は、外部に読み出すためのデータがメモリマッ
トのプリチャージに影響されないようにシェアリングス
イッチの接続分離とセンスアンプの活性化制御を行えば
よい。

【００５６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
単体ＬＳＩとしてのＤＲＡＭに適用した場合について説
明したが本発明はそれに限定されるものではなく、シン
クロナスＤＲＡＭや擬似ＳＲＡＭなどのメモリ、そして
論理ＬＳＩのオンチップメモリなどに適用することがで
きる。本発明は、少なくともダイナミック型のメモリセ
ルを備える条件の半導体記憶装置に広く適用することが
できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５８】すなわち、ダイナミック型メモリセルを記
憶素子とする半導体記憶装置のアクセスサイクル時間を
短縮することができる。更にデータの読み出し動作中に
次のデータ読み出しのための相補データ線のプリチャー
ジを行うことができる。また、次のデータ読み出し直前
まで前のデータの読み出しを行うことができるので、同
一マットの異なるワード線を連続的にページモード等で
アクセスした場合、データを切れ目なく読み出すことが
できる。また、本発明に係る半導体記憶装置を利用する
データ処理システムにおいてデータ処理速度を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るＤＲＡＭの全体的なブロ
ック図である。

【図２】相補データ線に対するセンスアンプなどの第１
の共有形態に係る実施例のメモリマットを中心とした詳
細回路図である。

【図３】メモリアクセスに際して利用可能とするセンス
アンプを交互に切り換える制御の態様を（Ａ）によって
示し、その制御のための信号生成論理を（Ｂ）によって
示す説明図である。

【図４】センスアンプ回路の活性化制御信号を生成する
論理の一例を示す論理回路図である。

【図５】図４の論理によって達成される選択メモリマッ
トに対するセンスアンプの活性化態様を示す説明図であ
る。

【図６】センスアンプに対して右側のシェアリング回路
を制御する制御信号の一例生成論理を（Ａ）に示し、セ
ンスアンプに対して左側のシェアリング回路を制御する
制御信号の一例生成論理を（Ｂ）に示す説明図である。

【図７】メインアンプの活性化制御信号を生成する一例
論理回路図である。

【図８】メモリマットの選択状態に応じて選択スイッチ
を活性化する制御信号と活性化された選択スイッチを何
れのメインアンプに接続制御するかを制御する制御信号
を生成する論理の一例論理回路図である。

【図９】センスアンプによる増幅動作が必要な相補デー
タ線にだけセンスアンプを接続するという制御形態を以
て本実施例のＤＲＡＭをページモードでリードアクセス
するときの一例動作タイミング図である。

【図１０】センスアンプによるラッチ動作が相補データ
線のプリチャージによって影響を受けない限度において
シェアリングスイッチを制御するという制御形態を以て
本実施例のＤＲＡＭをページモードでリードアクセスす
るときの一例動作タイミング図である。

【図１１】相補データ線に対するセンスアンプなどの第
２の共有形態に係る実施例のメモリマットを中心とした
詳細回路図である。

【図１２】図１１の構成においてワード線の選択を一つ
のメモリマットだけで行う場合において本実施例のＤＲ
ＡＭをページモードでリードアクセスするときの一例動
作タイミング図である。

【図１３】本実施例のＤＲＡＭを用いたコンピュータシ
ステムのブロック図である。

【符号の説明】

ＭＡＴ０〜ＭＡＴ３ メモリマット ＢＬ０ｉ，ＢＬＢ０ｉ〜ＢＬ２ｉ，ＢＬＢ２ｉ 相補デ
ータ線 ＢＬ０ｊ，ＢＬＢ０ｊ〜ＢＬ２ｊ，ＢＬＢ２ｊ 相補デ
ータ線 ＳＡ０〜ＳＡ４ センスアンプ回路 ＳＡ１ｉ〜ＳＡ２ｉ センスアンプ ＳＡ１ｊ〜ＳＡ２ｊ センスアンプ ＣＳＷ０〜ＣＳＷ４ カラムスイッチ回路 ＣＳＷ１ｉ〜ＣＳＷ２ｉ カラムスイッチ ＣＳＷ１ｊ〜ＣＳＷ２ｊ カラムスイッチ ＳＨＲ０〜ＳＨＲ３ シェアリング回路 ＳＨＲ１ｉ〜ＳＨＲ２ｉ シェアリングスイッチ ＳＨＲ１ｊ〜ＳＨＲ２ｊ シェアリングスイッチ ＳＨＬ１〜ＳＨＬ４ シェアリング回路 ＳＨＬ１ｉ〜ＳＨＲＬｉ シェアリングスイッチ ＳＨＬ１ｊ〜ＳＨＲＬｊ シェアリングスイッチ ＰＣＭ０〜ＰＣＭ３ プリチャージ回路 ＴＣＯＮＴ タイミング制御回路 ２ マイクロプロセッサ １９ 拡張メモリ ２０ ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−116993（ＪＰ，Ａ) 特開 平５−159575（ＪＰ，Ａ) 特開 平１−138689（ＪＰ，Ａ) 特開 平２−244480（ＪＰ，Ａ) 特開 昭61−255591（ＪＰ，Ａ) 特開 平３−52187（ＪＰ，Ａ) 特開 平２−249195（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4091

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のデータ線の交点
   に設けられる複数のメモリセルを有する半導体装置にお
   いて、 前記複数のデータ線の夫々の一端に第１分離スイッチを
   介して接続される複数の第１センスアンプと、 前記複数のデータ線の夫々の他端に第２分離スイッチを
   介して接続される複数の第２センスアンプと、 前記複数のデータ線の夫々に対応して設けられる複数の
   第１プリチャージ回路とを具備し、 前記半導体装置は、 前記複数のワード線のうち一つが選択状態にされる場合
   において、 前記第１分離スイッチにより前記複数のデータ線と対応
   する前記複数の第１センスアンプとが接続されるのと並
   行して前記複数のデータ線と対応する前記複数の第２セ
   ンスアンプが分離される第１期間と、 前記第１期間の後、前記複数のワード線は非選択状態と
   され、前記第１分離スイッチにより前記複数のデータ線
   と対応する前記第１センスアンプとが分離状態とされた
   後、前記複数の第１プリチャージ回路により前記複数の
   データ線がプリチャージされる第２期間とを有し、 前記複数の第１センスアンプは、前記第１期間におい
   て、前記複数のメモリセルのうち読み出し対象となるメ
   モリセルから読み出された信号を増幅し、前記第２期間
   において、前記第１期間で増幅した信号を保持すること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１において、 前記複数のデータ線に共通に設けられた第１及び第２共
   通データ線と、 前記複数の第１センスアンプと前記第１共通データ線と
   の間に接続される複数の第１カラムスイッチと、前記複
   数の第２センスアンプと前記第２共通データ線との間に
   接続される複数の第２カラムスイッチとを更に具備し、 前記複数の第１カラムスイッチは、前記第２期間におい
   て、前記複数の第１センスアンプに保持された信号を選
   択して前記第１共通データ線に読み出すことを特徴とす
   る半導体装置。
3. 【請求項３】 請求項１又は２において、 前記半導体装置は、前記第２期間の後、前記複数のワー
   ド線のうち一つが選択状態とされる場合に、前記第２分
   離スイッチにより前記複数のデータ線と対応する前記複
   数の第２センスアンプが接続され、前記第１分離スイッ
   チにより前記複数のデータ線と対応する前記第１センス
   アンプが分離される第３期間を有することを特徴とする
   半導体装置。
4. 【請求項４】 請求項３において、 前記第１センスアンプは、前記第３期間において、前記
   第１期間に増幅した信号を保持することを特徴とする半
   導体装置。
5. 【請求項５】 請求項１乃至３の何れか１項において、 前記複数の第１分離スイッチに対応して設けられる複数
   の第２プリチャージ回路と、前記複数の第２分離スイッ
   チに対応して設けられる複数の第３プリチャージ回路と
   を更に具備し、 前記第３プリチャージ回路は、前記第１及び第２期間に
   おいて、前記第２センスアンプをプリチャージすること
   を特徴とする半導体装置。