KR100621439B1 - 반도체 기억 장치 - Google Patents

Abstract

본 발명은 센스앰프에서의 증폭 동작에 관한 시간을 단축하여, 메모리의 사이클 타임을 보다 고속화할 수 있도록 하였다.

복수의 센스앰프(4_-1∼4_-n) 각각에 분산되어 설치되고, 대응하는 센스앰프를 활성화하는 pMOS 트랜지스터(11)와, 각 센스앰프(4_-1∼4_-n)를 활성화하는 pMOS 트랜지스터(12)를 구비하며, pMOS 트랜지스터(11)를 메모리 축적 전압보다 큰 외부 전압(VCC)에 의해 오버드라이브 (overdrive) 구동한 후, pMOS 트랜지스터(12)를 메모리 축적 전압인 내부 강압 전압(VII)에 의해 구동하도록 하는 것에 의해, 1센스앰프당 구동 능력을 종래에 비해서 크게 할 수 있도록 하여, 단순한 오버드라이브 방식에 비해서 센스 동작을 더욱 고속화할 수 있도록 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY}

도 1은 실시예 1에 따른 반도체 기억 장치의 일부 구성예를 도시한 도면.

도 2는 도 1중에 도시된 센스앰프 드라이버 제어 회로의 구성예를 도시한 도면.

도 3은 도 1중에 도시된 센스앰프 드라이버 제어 회로의 동작을 설명하기 위한 타이밍 차트.

도 4의 (a) 및 도 4의 (b)는 재저장시에 있어서의 동작 파형을 도시한 도면으로, 도 4의 (a)는 종래의 동작 파형을 도시한 도면이고, 도 4의 (b)는 본 실시예의 동작 파형을 도시한 도면.

도 5는 실시예 2에 따른 반도체 기억 장치의 일부 구성예를 도시한 도면.

도 6은 실시예 3에 따른 반도체 기억 장치의 일부 구성예를 도시한 도면.

도 7은 실시예 3에서 이용하는 승압 회로의 구성예를 도시한 도면.

도 8은 종래의 반도체 기억 장치의 일부 구성예를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

4_-1∼4_-n : 센스앰프

6 : 플립플롭부

10 : 센스앰프 드라이버 제어 회로

11 : pMOS 트랜지스터(제1 센스앰프 구동 회로)

12 : pMOS 트랜지스터(제2 센스앰프 구동 회로)

13 : nMOS 트랜지스터

15 : 내부 강압 회로

본 발명은 반도체 기억 장치에 관한 것으로, 예를 들어, 선택된 워드선에 대응하는 메모리 셀의 데이터를 비트선을 통해 수신하여 증폭하는 복수의 센스앰프를 갖는 DRAM 등의 메모리에 이용하기에 적합한 반도체 기억 장치에 관한 것이다.

최근, 대용량화가 진행중인 DRAM 등으로 대표되는 반도체 기억 장치에서는, 소비 전력의 절감을 목적으로 하여, 메모리 셀의 축적 전하에 의해 결정되는 비트선상의 전압으로서, 외부 전원 전압보다 낮은 내부 강압 전압을 이용하는 경우가 많아지고 있다.

그러나, DRAM의 메모리 셀로부터 출력된 미소 전하를 증폭하여 메모리 셀로의 재기록을 실행하는 센스앰프에서는, 저전압화에 따라 구동 능력이 저하하여 재기록을 실행하는 시간이 증대하게 된다. 이것은 DRAM의 사이클 시간이나 액세스 시간의 증가를 초래하는 결과로 된다. 그래서, 이 재기록 시간을 짧게 하기 위해서, 일본 특허 공개 공보 제90-18784호나 일본 특허 공개 공보 제93-62467호에 나타내어지는 바와 같은 오버드라이브형 센스앰프가 제안되어 있다.

도 8은 종래의 오버드라이브형 센스앰프를 이용한 DRAM의 일부 구성을 도시한 도면이다. DRAM은 칩상에 수많은 메모리 셀 어레이가 매트릭스형으로 구비되어 있고, 각 메모리 셀 어레이에 대응하여 복수의 센스앰프가 각각 구비되어 있다.

도 8에 있어서, (1)은 메모리 셀로서, 1개의 MOS 트랜지스터와 1개의 용량 소자를 구비하고 있다. 여기서는 메모리 셀(1)을 1개만 도시하고 있지만, 실제로는 메모리 셀(1)이 매트릭스형으로 다수 배열되어 있다. 각 메모리 셀(1)을 구성하는 트랜지스터의 게이트는 그 메모리 셀(1)에 대응한 워드선(WL)에 접속되고, 상기 트랜지스터의 드레인은 그 메모리 셀(1)에 대응한 비트선(BL)에 접속된다.

(2)는 행 디코더로서, 로우 어드레스 신호를 디코드하여, 매트릭스형으로 배열된 메모리 셀 어레이의 각 행마다 설치되는 복수의 워드선(WL) 중에서 액세스하는 메모리 셀(1)이 접속되는 워드선(WL)을 활성화한다. (3)은 열 디코더로서, 컬럼 어드레스 신호를 디코드하며, 매트릭스형으로 배열된 메모리 셀 어레이의 각 열마다 설치되는 복수의 비트선 쌍(BL, /BL) 중에서 액세스하는 메모리 셀(1)이 접속되는 비트선 쌍(BL, /BL)을 선택해서 대응하는 컬럼 게이트(5)를 도통시켜, 선택된 비트선 쌍(BL, /BL)을 데이터 버스에 접속한다.

(4_-1∼4_-n)은 각 비트선 쌍(BL, /BL)마다 설치된 플립플롭 구성의 센스앰프로서, 데이터의 판독시에 액세스된 메모리 셀(1)의 용량 소자에 축적된 전하에 따라 비트선 쌍(BL, /BL)에 발생하는 차(差)전압을 증폭한다. 상기 컬럼 게이트(5)는 열 디코더(3)의 출력 신호에 따라 대응하는 비트선 쌍(BL, /BL)을 데이터 버스에 접속하기 위한 컬럼 선택 트랜지스터이다. (7)은 비트선 프리차지/이퀄라이즈 회 로로서, 비트선 쌍(BL, /BL) 및 플립플롭의 입출력 노드를 프리차지 전압(VPR)(전형적으로는 VII/2)으로 프리차지한다.

(8)은 상기 센스앰프(4_-1∼4_-n)의 복수의 플립플롭부(6)의 고전위측 단자가 공통으로 접속되는 신호선으로서, 이 신호선(8)상의 신호를 PSA로 표시한다. (9)는 상기 플립플롭부(6)의 저전위측 단자가 공통으로 접속되는 신호선으로서, 이 신호선(9)상의 신호를 NSA로 표시한다. 플립플롭부(6)는 신호 PSA가 고레벨로, 신호 NSA가 저레벨로 변화되어 이들이 소정의 레벨에 도달하였을 때에 활성화되기 시작한다.

(11)은 신호선(8)과 외부 전압(VCC)의 전원 사이에 접속된 pMOS 트랜지스터, (12)는 신호선(8)과 내부 강압 전압(VII)의 전원 사이에 접속된 pMOS 트랜지스터, (13)은 신호선(9)과 접지 전압의 전원 사이에 접속된 nMOS 트랜지스터로서, 이들에 의해 센스앰프(4_-1∼4_-n)의 구동 회로(센스앰프 드라이버)를 구성한다. (10)은 센스앰프 드라이버 제어 회로로서, 상기 3개의 트랜지스터(11 내지 13)의 온/오프(ON/OFF)를 제어한다.

상기 구성에 있어서, 메모리 셀(1)에 데이터의 기록을 행하는 경우, 행 디코더(2)에 의해 로우 어드레스 신호가 디코드되어, 데이터를 기억시키고자 하는 메모리 셀(1)이 접속된 워드선(WL)이 활성화된다. 또한, 열 디코더에 의해 컬럼 어드레스 신호가 디코드되어, 데이터를 기억시키고자 하는 메모리 셀(1)이 접속된 비트선 쌍(BL, /BL)과 데이터 버스가 접속되도록, 열 선택 신호가 대응하는 컬럼 선택 트랜지스터(5)의 게이트에 출력된다.

이 때, 비트선 쌍(BL, /BL)은 기록하는 데이터에 따라 한쪽이 고레벨, 다른쪽이 저레벨로 되어, 액세스되어 있는 메모리 셀(1)의 용량 소자에 대응하는 전하가 축적된다. 그 후, 행 디코더(2)에 의한 워드선(WL)으로의 활성화를 정지하면, 액세스되어 있던 메모리 셀(1)의 트랜지스터가 오프(OFF) 상태로 되고, 용량 소자에 축적된 전하는 그대로 유지된다. 이에 따라, 메모리 셀(1)에 데이터가 기억되게 된다.

한편, 메모리 셀(1)로부터 데이터의 판독을 행하는 경우, 행 디코더(2)에 의해 로우 어드레스 신호가 디코드되어, 데이터를 판독하고자 하는 메모리 셀(1)이 접속된 워드선(WL)이 활성화된다. 이에 따라, 액세스되는 메모리 셀(1)의 용량 소자에 기억되어 있는 전하량에 따른 차전압이 비트선 쌍(BL, /BL)상에 발생한다.

그 후, 트랜지스터(11 내지 13)가 각각 적당한 타이밍으로 온(ON)으로 됨으로써, 신호 PSA가 고레벨, 신호 NSA가 저레벨로 변화를 시작한다. 그리고, 이들 신호 PSA, NSA가 소정의 레벨에 도달하면, 센스앰프의 플립플롭부(6)가 활성화되기 시작하여 비트선 쌍(BL, /BL)상의 차전압을 확대하는 방향으로 동작한다.

이 때, 열 디코더(3)에 의해 컬럼 어드레스 신호가 디코드되어, 열 선택 신호가 대응하는 컬럼 선택 트랜지스터(5)에 출력됨으로써, 데이터를 판독하고자 하는 메모리 셀(1)이 접속된 비트선 쌍(BL, /BL)과 데이터 버스가 접속된다. 이에 따라, 메모리 셀(1)로부터 비트선 쌍(BL, /BL)상으로 판독된 데이터가 증폭되어 데이터 버스를 통해 출력되거나 혹은 메모리 셀(1)에 재기록되게 된다.

오버드라이브형 센스앰프에서는, 트랜지스터(11∼13)를 온/오프(ON/OFF)하여 센스앰프(4_-1∼4_-n)의 플립플롭부(6)를 구동할 때에, 우선 처음에 pMOS 트랜지스터(11)와 nMOS 트랜지스터(13)를 온(ON)으로 함으로써, 메모리 축적 전압인 내부 강압 전압(VII)보다 고레벨의 외부 전압(VCC)을 신호선(8)에 공급한다.

그리고, 비트선 쌍(BL, /BL)의 전압 레벨이 메모리 축적 전압에 도달하면, pMOS 트랜지스터(11)가 오프(OFF)로 되고, pMOS 트랜지스터(12)가 온(ON)으로 되어, 신호선(8)에는 메모리 축적 전압 레벨의 전압이 공급된다. 이와 같이, 구동의 초기 단계에 있어서 내부 강압 전압(VII)보다 고레벨의 외부 전압(VCC)을 이용하여 비트선 쌍(BL, /BL)을 구동하는 것에 의해, 메모리 셀(1)의 재기록 시간을 짧게 할 수 있도록 하고 있다.

최근에는 일본 특허 출원 제97-145406호에 기재된 FCRAM(Fast Cycle Randam Access memory)과 같은 고속 사이클형 메모리가 제안되어 재기록의 고속화가 한층 더 요구되도록 되어 왔다. 그러나, 종래 방식에서는, 오버드라이브에 의해 어느 정도는 고속화를 실현할 수 있지만, 매우 고속인 사이클 타임으로 동작하는 메모리에는 대응할 수 없다고 하는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위해서 이루어진 것으로, 센스앰프에서의 증폭 동작에 관한 시간을 단축하여 메모리의 사이클 타임을 보다 고속화할 수 있도록 하는 것을 목적으로 한다.

본 발명의 반도체 기억 장치는 제1 전원 전압에 의해 구동하는 제1 센스앰프 구동 회로를 복수의 센스앰프에 분산하여 배치하고, 이와 같이 분산 배치시킨 제1 센스앰프 구동 회로를 이용하여 센스앰프를 오버드라이브한다.

이에 따라, 메모리 축적 전압(강압 전압)보다 높은 제1 전원 전압에 의해 센스앰프를 오버드라이브함으로써 센스 동작을 고속화할 수 있을 뿐만 아니라, 분산 배치된 구동 회로에 의해 1센스앰프당 오버드라이브 능력을 종래에 비해서 크게 할 수 있어 단순한 오버드라이브 방식에 비하여 센스 동작을 더욱 고속화할 수 있게 된다.

이하, 본 발명의 일실시예를 도면에 기초하여 설명한다.

도 1은 본 실시예에 따른 반도체 기억 장치의 일부 구성예를 도시한 도면으로, 도 8에 도시된 구성 요소와 동일한 것에는 동일한 부호를 붙이고 있다. 본 실시예의 반도체 기억 장치는 DRAM, 예컨대 고속 사이클형 FCRAM에 적용할 수 있다.

도 1에 도시된 바와 같이, 본 실시예에서는 센스앰프(4_-1∼4_-n)의 플립플롭부(6)를 구동하는 센스앰프 드라이버인 pMOS 트랜지스터(11)(제1 센스앰프 구동 회로) 및 nM0S 트랜지스터(13)는 각 센스앰프(4_-1∼4_-n)마다 각각 배치되어 센스앰프 드라이버 제어 회로(10)로부터 각각의 게이트에 공급되는 구동 신호(LEPX, LEZ)에 따라 각각의 센스앰프의 드라이버 구동 시간을 각각 제어한다.

또한, 센스앰프 드라이버를 구성하는 다른 pMOS 트랜지스터(12)(제2 센스앰프 구동 회로)는 도 8과 마찬가지로 각 센스앰프(4_-1∼4_-n)에 공통으로 배치되고, 센 스앰프 드라이버 제어 회로(10)로부터 게이트에 공급되는 구동 신호(LEX)에 따라 복수의 센스앰프(4_-1∼4_-n)의 드라이버 구동 시간을 제어한다. 이 pMOS 트랜지스터(12)의 소스에 공급되는 내부 강압 전압(VII)은 내부 강압 회로(15)에 의해 생성된 것으로, 외부 전압(VCC)(예컨대, 2.5 V)보다 낮은 전압(예컨대, 2.0 V)으로 되어 있다.

상기 내부 강압 회로(15)는 외부 전압(VCC)의 전원에 소스가 접속된 트랜지스터(16)와, 이 트랜지스터(16)의 컨덕턴스를 제어하는 제어 회로(17)를 구비한다. 이 내부 강압 회로(15)에서는, 제어 회로(17)가 트랜지스터(16)의 게이트 전위를 제어하는 것에 의해, 외부 전압(VCC)으로부터 내부 강압 전압(VII)을 생성하기 시작한다.

메모리 셀(1)로부터 데이터의 판독을 행하는 경우, 행 디코더(2)에 의해 로우 어드레스 신호가 디코드되어, 데이터를 판독하고자 하는 메모리 셀(1)이 접속된 워드선(WL)이 활성화된다. 이에 따라, 액세스되는 메모리 셀(1)의 용량 소자에 기억되어 있는 전하가 비트선 쌍(BL, /BL)상으로 판독된다. 센스앰프 드라이버 제어 회로(10)는 판독된 전하를 센스앰프에 의해 증폭하기 위해 센스앰프 드라이버로서의 트랜지스터(11 내지 13)를 구동한다.

이 때, 우선 처음에 pMOS 트랜지스터(11)와 nMOS 트랜지스터(13)를 온(ON)으로 하는 것에 의해, 메모리 축적 전압인 내부 강압 전압(VII)보다 높은 레벨의 외부 전압(VCC)으로 센스앰프를 구동한다. 그리고, 비트선(BL, /BL)상의 증폭 전압의 레벨이 내부 강압 전압(VII)에 도달하면, pMOS 트랜지스터(11)가 오프(OFF)로 되고, pMOS 트랜지스터(12)가 온(ON)으로 되어, 센스앰프의 구동 전압이 내부 강압 전압(VII)으로 클램프된다.

이와 같이, 본 실시예에서는, 센스앰프(4_-1∼4_-n) 각각을 외부 전압(VCC)에 의해 오버드라이브하고 있기 때문에, 고속으로 재기록(재저장) 동작을 행할 수 있다. 그리고, pMOS 트랜지스터(11)를 각 센스앰프(4_-1∼4_-n)마다 분산하여 배치하고 있기 때문에, 종래예와 같이 하나의 pMOS 트랜지스터(11)에 의해 복수의 센스앰프(4_-1∼4_-n)를 공통으로 구동하는 방식에 비하여 1센스앰프당 구동 능력을 크게 할 수 있어, 단순한 오버드라이브 방식에 비하여 재저장 동작을 더욱 고속화할 수 있다.

도 2는 도 1중에 도시한 센스앰프 드라이버 제어 회로(10)의 구성예를 도시하는 도면이고, 도 3은 그 동작을 설명하기 위한 타이밍 차트이다.

본 실시예의 반도체 기억 장치내에 리드(read)나 라이트(write) 등의 액티브 커맨드가 입력되면, 도 3에 도시된 바와 같이 RAS(Row Address Strobe) 활성화 신호가 상승한다.

이 RAS 활성화 신호가 상승하면, 도 1에서 설명한 바와 같이, 액세스하고자 하는 메모리 셀(1)이 접속된 워드선(WL)이 선택되어, 메모리 셀(1)의 전하가 비트선 쌍(BL, /BL)상으로 판독된다. 그 후, 센스앰프(4_-1∼4_-n)를 구동하기 위한 스타트 신호(상기 RAS 활성화 신호에 따라 생성되는 펄스 신호)가 출력된다.

스타트 신호가 "H"로 상승하면, 도 2에 도시된 센스앰프 드라이버 제어 회로(10)내의 NOR 회로(24), 인버터(27), NAND 회로(29), 인버터(30, 33)를 통해 구동 신호(LEPX)가 "L"로 하강하는 동시에 NOR 회로(25, 26), 인버터(28, 31, 35)를 통해 구동 신호(LEZ)가 "H"로 상승한다. 이 때, 구동 신호(LEX)는 인버터(30, 31)를 통과한 2개의 신호가 NOR 회로(32)와 인버터(34)를 통해 출력되는 것에 의해 "H"로 된다. 이에 따라, 도 1의 pMOS 트랜지스터(11)와 nM0S 트랜지스터(13)가 온(ON)으로 되어 메모리 셀(1)의 재저장 동작이 시작된다.

이 pMOS 트랜지스터(11)를 이용하여 오버드라이브하는 기간은 비트선 쌍(BL, /BL)에 발생하는 전압 레벨이 내부 강압 전압(VII)의 레벨에 도달하기까지의 기간이며, 센스앰프 구동 회로에 의한 센스앰프의 구동 기간을 비트선의 기생 용량치 및 기생 저항치에 따라 변화시킬 수 있다. 즉, 소정의 센스앰프에 의해 비트선 쌍(BL, /BL)의 전압 레벨을 모니터링하고 있고, 그 모니터 신호를 센스앰프 드라이버 제어 회로(10)내의 비교기(21)의 한쪽 입력 단자에 입력한다. 비교기(21)의 다른쪽 입력 단자에는 내부 강압 전압(VII) 레벨에 해당하는 기준 신호가 입력되어 있다. 비트선 레벨 모니터 신호의 전압이 기준 신호의 전압(VII)에 도달하면, 비교기(21)는 "L" 레벨의 신호를 출력한다.

비교기(21)의 출력 노드(NO1)의 전압이 "L"로 되면, 인버터(22), NOR 회로(23, 24), 인버터(27), NAND 회로(29), 인버터(30, 33)를 통해 구동 신호(LEPX)가 "H"로 상승한다. 이에 따라, 도 1의 pMOS 트랜지스터(11)가 오프(OFF)로 되어 오버드라이브를 정지한다.

이와 동시에 인버터(30)로부터 NOR 회로(32)에 입력되는 신호가 "H"에서 "L" 로 변화하는 것에 의해, 이 NOR 회로(32)와 인버터(34)를 통해 출력되는 구동 신호(LEX)는 "L"로 하강한다. 이에 따라, 도 1의 pMOS 트랜지스터(12)가 온(ON)으로 되어 내부 강압 전압(VII)의 레벨로 재저장된 비트선 쌍(BL, /BL)을 내부 강압 전압(VII)의 레벨로 클램프한다.

일반적으로, pMOS 트랜지스터의 구동 능력은 nM0S 트랜지스터보다 뒤떨어지기 때문에, 충전측에만 오버드라이브 방식을 사용하고 있다. 따라서, nM0S 트랜지스터(13)를 구동하는 구동 신호(LEZ)는 도 3에 도시된 바와 같이 센스앰프가 활성화되어 있는 기간 동안은 "H" 레벨을 유지하고 있다. 비트선 쌍(BL, /BL)의 전압 레벨을 프리차지하는 경우에는 RAS 활성화 신호의 하강에 따라 리셋 신호가 "H"로 되어, 구동 신호(LEX)를 "H", 구동 신호(LEZ)를 "L"로 하여 센스앰프를 리셋한다.

또, 전술한 예에서는, 메모리의 기억 영역내에서 실제로 사용하고 있는 센스앰프를 이용하여 비트선 쌍(BL, /BL)의 전압 레벨을 모니터링하도록 하였지만, 모니터링 전용의 더미 센스앰프를 준비하여, 이것에 의해 비트선 쌍(BL, /BL)의 전압 레벨을 모니터링하도록 하여도 좋다.

도 4의 (a) 및 도 4의 (b)는 재저장시에 있어서의 동작 파형을 도시한 도면으로서, 도 4의 (a)는 종래의 오버드라이브 방식에 의한 동작 파형을 도시하고, 도 4의 (b)는 본 실시예와 같이 각 센스앰프(4_-1∼4_-n)마다 분산하여 구비시킨 pMOS 트랜지스터(11)를 오버드라이브 방식으로 구동한 경우의 동작 파형을 도시하고 있다. 도 4의 (a) 및 도 4의 (b)에서 밝혀진 바와 같이, 본 실시예에 따르면, 비트선 쌍(BL, /BL)상의 전압이 소정 레벨에 도달하기까지의 시간을 종래 타입에 비해서 대폭 단축할 수 있어 재저장 시간을 각별히 짧게 할 수 있다.

다음에, 본 발명의 실시예 2를 설명한다. 도 5는 실시예 2에 따른 반도체 기억 장치의 일부 구성예를 도시하는 도면이다. 또, 도 5에 있어서, 도 1에 도시된 구성 요소와 동일한 것에는 동일한 부호를 붙여 중복 설명을 생략한다.

도 5에 도시된 바와 같이, 본 실시예에서는, 복수의 센스앰프(4_-1∼4_-n)를 2개씩 통합하여 그룹화하고, 플립플롭부(6)를 구동하는 센스앰프 드라이버인 pMOS 트랜지스터(11) 및 nMOS 트랜지스터(13)를 각 그룹마다 각각 배치한다. 예컨대, 2개의 센스앰프(4_-1, 4_-2)로 하나의 그룹을 구성하고, 이 그룹에 대하여 하나의 pMOS 트랜지스터(11)와 하나의 nMOS 트랜지스터(13)를 배치한다. 또한, 센스앰프(4_-3, 4_-4)에 대하여 별도의 pMOS 트랜지스터(11) 및 nMOS 트랜지스터(13)(도시하지 않음)를 배치한다. 그 밖의 구성 및 동작은 도 1에 도시된 실시예 1과 동일하다.

이 실시예 2에 따르면, pMOS 트랜지스터(11)의 1센스앰프당 구동 능력은 도 1에 도시된 실시예 1에 비하여 다소 작아지지만, 종래 타입에 비하면 각별히 커서 재저장 동작을 고속화할 수 있다. 또한, 트랜지스터의 총수를 실시예 1의 반으로 억제할 수 있기 때문에, 칩 면적의 증대를 억제할 수 있다.

또, 이 도 5에서는, 2개의 센스앰프로 하나의 그룹을 구성하는 예를 도시하였지만, 본 발명은 이것에 한정되는 것이 아니라, 하나의 그룹내에 더욱 많은 센스앰프(전(全) 센스앰프(4_-1∼4_-n)를 제외함)를 포함하게 하여도 좋다. 하나의 그룹을 몇 개의 센스앰프로 구성할지는 재저장 시간과 칩 면적의 트레이드 오프에 의해 적 절하게 결정하면 된다.

다음에, 본 발명의 실시예 3을 설명한다. 도 6은 실시예 3에 따른 반도체 기억 장치의 일부 구성예를 도시하는 도면이다. 또, 도 6에 있어서, 도 1에 도시된 구성 요소와 동일한 것에는 동일한 부호를 붙여 중복 설명을 생략한다.

도 6에 도시된 바와 같이, 본 실시예에서는, pMOS 트랜지스터(11)를 신호선(8)과 내부 승압 전압(VPP)의 전원 사이에 접속한다. 또한, pMOS 트랜지스터(12)는 신호선(8)과 외부 전압(VCC)의 전원 사이에 접속한다. 상기 내부 승압 전압(VPP)은 도 7에 도시된 바와 같은 승압 회로에 의해 외부 전압(VCC)으로부터 생성한다. 그 밖의 구성 및 동작은 도 1에 도시된 실시예 1과 동일하다.

상기 내부 승압 회로는 도 7에 도시된 바와 같이, 승압 제어 회로(41, 42)와, 이 승압 제어 회로(41, 42)에 접속된 MOS 구성의 커패시터(43∼46)와, 이들 MOS 커패시터(43 내지 46)와 외부 전압(VCC)의 전원 사이에 각각 접속된 nMOS 트랜지스터(47 내지 50)와, 상기 nM0S 트랜지스터(48, 50)의 드레인에 각각 접속된 pMOS 트랜지스터(51, 52)와, 상기 pMOS 트랜지스터(51, 52)의 공통 드레인과 외부 전압(VCC)의 전원 사이에 접속된 nMOS 트랜지스터(53)를 구비한다.

이와 같이 구성한 승압 회로에서는, 승압 제어 회로(41, 42)로부터 MOS 커패시터(43 내지 46)에 클록 신호를 부여하여 각 MOS 커패시터(43 내지 46)를 구동하고, 1) 외부 전압(VCC)으로부터 MOS 커패시터(46)로의 충전과, MOS 커패시터(44)로부터 VPP 전원선으로의 전하 공급 및 2) MOS 커패시터(46)로부터 VPP 전원선으로의 전하 공급과, 외부 전압(VCC)으로부터 MOS 커패시터(44)로의 충전을 교대로 실행하 는 것에 의해, VPP 전원선을 승압 전위로 유지한다. 그리고, 이와 같이 승압한 전압(VPP)을 도 6에 도시된 pMOS 트랜지스터(11)에 공급한다.

이 실시예 3에 따르면, 실시예 1과 동일하게 재저장 동작을 고속화할 수 있는 것은 물론, 외부 전압(VCC)을 메모리 축적 전압으로서 사용하는 경우에도 대응할 수 있다.

또, 상기에 나타낸 각 실시예는 본 발명을 실시하는 데 있어서의 구체화의 일례를 나타낸 것에 지나지 않으며, 이들에 의해 본 발명의 기술적 범위가 한정적으로 해석되어서는 안된다. 즉, 본 발명은 그 정신, 또는 그 주요한 특징에서 벗어나지 않게 여러 가지 형태로 실시할 수 있다.

예를 들어, 상기 실시예에서는, 오버드라이브는 pMOS 트랜지스터에만 사용하고 있지만, nM0S 트랜지스터에도 사용할 수 있다.

또한, nMOS 트랜지스터(13)는 실시예 1 및 실시예 3에서는 각 센스앰프마다 설치되지만, 복수의 센스앰프마다 설치하여도 좋고, 전 센스앰프(4_-1∼4_-n)에 공통으로 하나 설치하여도 좋다.

또한, 실시예 2에 있어서, 센스앰프(4_-1∼4_-n)에 대한 nMOS 트랜지스터(13)의 수를 pMOS 트랜지스터(11)의 수보다 적게 하여도 좋고, 전 센스앰프(4_-1∼4_-n)에 공통으로 하나 설치하여도 좋다.

또한, 본 실시예의 반도체 기억 장치는 FCRAM 이외의 DRAM에도 적용할 수 있다.

본 발명은 상술한 바와 같이, 각 센스앰프마다 혹은 복수의 센스앰프를 분할한 복수의 그룹마다 센스앰프 드라이버를 설치한 분산형 센스앰프 구조로 하는 동시에 그 분산형 센스앰프 드라이버를 오버드라이브 방식으로 구동하도록 하였기 때문에, 센스앰프에서의 증폭 시간을 대폭 단축할 수 있어 반도체 기억 장치의 사이클 타임을 보다 고속화할 수 있다.

Claims (5)

1. 선택된 워드선에 대응하는 메모리 셀의 데이터를 비트선을 통해 수신하여 증폭하는 복수의 센스앰프를 갖는 반도체 기억 장치에 있어서,

   상기 복수의 센스앰프 각각 혹은 상기 복수의 센스앰프를 분할한 복수의 그룹마다 설치되어 대응하는 센스앰프에 제1 전원 전압을 공급하여 그 센스앰프를 활성화하는 제1 센스앰프 구동 회로와;

   상기 복수의 센스앰프에 대하여 공통으로 설치되어 상기 복수의 센스앰프에 제2 전원 전압을 공급하여 그 센스앰프를 활성화하는 제2 센스앰프 구동 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
2. 제1항에 있어서, 상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 반도체 기억 장치.
3. 제1항에 있어서, 상기 제1 전원 전압은 외부 전압이고, 상기 제2 전원 전압은 상기 외부 전압의 강압 전압인 것을 특징으로 하는 반도체 기억 장치.
4. 제1항에 있어서, 상기 제1 센스앰프 구동 회로를 구동하여 상기 비트선의 증폭 전압이 기준 레벨에 도달한 후, 상기 제2 센스앰프 구동 회로를 구동하는 센스앰프 구동 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
5. 제4항에 있어서, 상기 제1 센스앰프 구동 회로에 의한 센스앰프의 구동 기간을 상기 비트선의 기생 용량치 및 기생 저항치에 따라 변화시키는 것을 특징으로 하는 반도체 기억 장치.

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