JPH08255480A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は半導体記憶装置に関し、高速の半導
体記憶装置を小面積で実現することを目的とする。 【構成】 マトリクス状に配列され、それぞれが１個の
ＭＯＳトランジスタと１個の容量素子を有する複数のメ
モリセル１と、メモリセル１の各行毎に設けられた複数
のワード線２と、メモリセル１の各列毎に設けられた複
数のビット線３と、ビット線３毎に配置され記憶された
データの読み出し時にビット線３の電圧を増幅するセン
スアンプ4-1,4-2,…,4-nとを備える半導体記憶装置にお
いて、センスアンプはそれぞれセンスアンプを活性化す
る第１センスアンプ駆動回路71,72を備え、複数個のセ
ンスアンプのグループ毎に設けられたグループ内のセン
スアンプを活性化する第２センスアンプ駆動回路91,92
とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に各メモリセルに記憶されたデータの読み出しにおけ
るセンスアンプの増幅動作の高速化と安定化を図ったダ
イナミックメモリに関する。

【０００２】

【従来の技術】従来のダイナミックＲＡＭにおいては、
読み出し動作を高速化するため、各列毎に配置されるセ
ンスアンプを駆動させる回路を各センスアンプ毎に配置
することが行われている。図３は、従来のダイナミック
ＲＡＭの構成を示す図である。

【０００３】図３において、参照番号１はそれぞれが１
個のＭＯＳトランジスタと１個の容量素子を有するメモ
リセルであり、実際には複数のメモリセル１がマトリク
ス状に配列されている。２はワード線であり、実際には
複数のワード線がメモリセルの配列の各行毎に設けられ
ている。３はビット線であり、実際には複数のビット線
がワード線と垂直にメモリセルの配列の各列毎に設けら
れている。各メモリセルのトランジスタのゲートはその
メモリセルに対応したワード線に接続され、各メモリセ
ルのトランジスタのドレインは対応したビット線に接続
される。２１は行デコーダであり、行アドレス信号をデ
コードしてアクセスするメモリセルが接続されるワード
線を活性化する。３１は列デコーダであり、列アドレス
信号をデコードしてアクセスするメモリセルが接続され
るビット線を活性化する。３２はビット線３と対をなす
ダミービット線であり、２つでビット線対を構成する。
４−１乃至４−ｎは、各ビット線対毎に設けられたＣＭ
ＯＳインバータのフリップフロップを有するセンスアン
プであり、読み出し時にアクセスされたメモリセルの容
量素子に蓄積された電荷に応じてビット線対の差電圧を
増幅する。各センスアンプは、フリップフロップと電源
線との接続を制御するセンスアンプ駆動回路を有する。
センスアンプ駆動回路は電源の高電位側に接続されたＰ
ＭＯＳトランジスタ７１と低電位側に接続されたＮＭＯ
Ｓトランジスタ７２で構成される。５１はデータ入力バ
ッファであり、５２はデータ出力バッファである。６は
センスアンプのフリップフロップをリセットするリセッ
ト用トランジスタであり、リセット時にはフリップフロ
ップの高電位側端子が共通に接続される信号線７３とフ
リップフロップの低電位側端子が共通に接続される信号
線７４を短絡する。信号線７３の信号をＰＳＡで表し、
信号線７４の信号をＮＳＡで表す。８１と８２は各セン
スアンプ駆動回路の動作状態を設定する信号を出力する
センスアンプ駆動信号発生回路であり、センスアンプ駆
動回路のＰＭＯＳトランジスタ７１のゲートに接続され
る信号線９３とＮＭＯＳトランジスタ７２のゲートに接
続される信号線９４に相補信号ＬＥＰとＬＥＮを出力す
る。５３はデータ入力バッファ５１に接続される入力デ
ータ線であり、５４はデータ出力バッファ５２に接続さ
れる出力データ線であり、３３と３４は、列デコーダ３
１の出力する列選択信号に応じて、ビット線３とダミー
ビット線３２を入力データ線５３と出力データ５４に接
続する列選択トランジスタである。

【０００４】図３の回路においては、データの書き込み
時には、行デコーダ２１が行アドレス信号をデコードし
てデータを記憶させようとするメモリセル、すなわちア
クセスされるメモリセルが接続されるワード線を活性化
し、列デコーダ３１がアクセスされるメモリセルが接続
されるビット線とダミービット線を入力データ線５３と
出力データ５４に接続するように列選択信号を出力す
る。この時、入力データ線５３と出力データ５４は書き
込むデータに応じて、一方が高レベル他方が低レベルに
されるので、ビット線３とダミービット線３２もそれに
応じた状態になり、アクセスされているメモリセルの容
量素子に対応する電荷が蓄積される。行デコーダ２１が
ワード線への活性化を停止すると、アクセスされていた
メモリセルのトランジスタがオフ状態になり、容量素子
に蓄積された電荷はそのまま保持される。これによりメ
モリセルにデータが記憶されたことになる。データの書
き込み時には、センスアンプ駆動信号発生回路８１と８
２は、センスアンプ駆動回路が非動作状態になるような
信号を出力する。

【０００５】図４は、図３の従来例における、読み出し
時の動作波形を示す図である。上記のように、ＬＥＰと
ＬＥＮはセンスアンプ駆動信号発生回路８１と８２が出
力する相補信号であり、ＬＥＰが高レベル、ＬＥＮが低
レベルの時にはＰＭＯＳトランジスタ７１とＮＭＯＳト
ランジスタ７２が非導通状態になり、フリップフロップ
は電源に接続されない状態になる。ＬＥＰが低レベル、
ＬＥＮが高レベルの時にはＰＭＯＳトランジスタ７１と
ＮＭＯＳトランジスタ７２が共に導通状態になり、フリ
ップフロップは電源に接続された状態になり活性化され
る。

【０００６】データの読み出し開始時には、リセット信
号ＲＥＳが高レベルであり、リセット用トランジスタ６
をオン状態にさせて、センスアンプ４−１乃至４−ｎの
フリップフロップを構成するＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタのソース電位を同じレベル、すなわ
ち、ビット線３とダミービット線３２のプリチャージレ
ベルとするリセット動作が行われる。この時、ＬＥＰは
高レベル、ＬＥＮは低レベルであり、センスアンプのフ
リップフロップは非動作状態になる。

【０００７】データの読み出し開始時には、まず行デコ
ーダ２１が行アドレス信号をデコードしてデータを記憶
させようとするメモリセル、すなわちアクセスされるメ
モリセル１が接続されるワード線を活性化する。これに
より、アクセスされるメモリセルの容量素子に記憶され
た電荷量に応じた差電圧がビット線３とダミービット線
３２の間に生じる。ビット線３の電位をＢＬで、ダミー
ビット線３２の電位を／ＢＬで示してある。その後、リ
セット信号ＲＥＳが低レベルに、ＬＥＰも低レベルに、
ＬＥＮが高レベルに変化され、ＰＭＯＳトランジスタ７
１とＮＭＯＳトランジスタ７２が導通状態になるように
変化する。これにより、ＰＳＡは高レベルに、ＮＳＡは
低レベルに変化を開始し、これがあるレベルに達する
と、センスアンプのフリップフロップが活性化され始
め、差電圧を拡大する方向に動作する。このようにして
ビット線３とダミービット線３２が記憶されたデータに
対応した状態になる。列デコーダ３１がアクセスされる
メモリセルが接続されるビット線とダミービット線を入
力データ線５３と出力データ５４に接続するように列選
択信号を出力するので、ビット線とダミービット線の状
態が入力データ線５３と出力データ線５４を介してデー
タ出力バッファ５２に入力され、出力ＤＱが読み出され
たデータに応じて変化する。

【０００８】以上説明したように、ダイナミックＲＡＭ
においては、読み出し時、メモリセルの容量素子が蓄積
している電荷によって生じたビット線とダミービット線
間の差電圧を、センスアンプのフリップフロップで増幅
している。センスアンプのフリップフロップが活性化さ
れ動作を開始するのは、差電圧が生じた後である。セン
スアンプのフリップフロップは、センスアンプ駆動信号
発生回路８１と８２がセンスアンプ駆動回路を動作状態
にする信号を出力し、それに応じてセンスアンプ駆動回
路のＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ
７２が導通すると活性化される。センスアンプのフリッ
プフロップの活性化具合は、ＰＭＯＳトランジスタ７１
とＮＭＯＳトランジスタ７２が導通状態に変化するのに
応じて変化する。従って、センスアンプのフリップフロ
ップの活性化速度は、ＰＭＯＳトランジスタ７１とＮＭ
ＯＳトランジスタ７２の駆動能力によって決定される。

【０００９】従来、図３に示すように、センスアンプ毎
にセンスアンプ駆動回路を設けるのではなく、複数のセ
ンスアンプを１グループとして各グループに１個のセン
スアンプ駆動回路を設けることが行われていた。しか
し、上記のように、センスアンプのフリップフロップの
活性化速度は、センスアンプ駆動回路の駆動能力によっ
て決定されるため、複数のセンスアンプに共通のセンス
アンプ駆動回路を設けた場合、センスアンプ駆動回路の
センスアンプ１個当たりの駆動能力は小さくなり、フリ
ップフロップの活性化速度を十分に速くできなかった。

【００１０】近年ダイナミックＲＡＭの読み出し速度の
高速化が図られており、それに応じてセンスアンプのフ
リップフロップの活性化速度も高速化することが求めら
れている。そこで、各センスアンプ毎にセンスアンプ駆
動回路を設け、各センスアンプ当たりのセンスアンプ駆
動回路の駆動能力を増加させることで、センスアンプの
フリップフロップの活性化速度を向上させるようにして
いる。図３は、このような各センスアンプ毎にセンスア
ンプ駆動回路を設けてセンスアンプのフリップフロップ
の活性化速度を向上させた従来例である。

【００１１】

【発明が解決しようとする課題】図３の回路において
は、各センスアンプ毎にセンスアンプ駆動回路を設けて
いるためセンスアンプ駆動回路の駆動能力は十分であ
り、ＬＥＰとＬＥＮがフリップフロップを動作させる方
向に変化すると、センスアンプのフリップフロップは急
激に動作を開始する。これにより動作速度の向上が図れ
るが、センスアンプは動作開始直後にはビット線対に生
じた小さな差電圧を増幅するものであるため、動作開始
直後から急激に活性化されると、誤動作しやすくなると
いう問題がある。そのため、各センスアンプ当たりのセ
ンスアンプ駆動回路の駆動能力を大幅に高めてセンスア
ンプの動作速度を向上させることができなかった。

【００１２】本発明は上記問題点に鑑みてなされたもの
であり、各センスアンプ当たりのセンスアンプ駆動回路
の駆動能力を高めて動作速度を向上させても誤動作を生
じないようにすることにより、高速でかつ安定動作が可
能な半導体記憶装置の実現を目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれが１個のＭＯＳトランジスタと１個の容量
素子を有するマトリクス状に配列された複数のメモリセ
ルと、配列されたメモリセルの各行毎に設けられ、この
メモリセルのＭＯＳトランジスタのゲートに接続された
複数のワード線と、配列されたメモリセルの各列毎に設
けられ、このメモリセルのＭＯＳトランジスタのドレイ
ンに接続された複数のビット線と、ビット線毎に配置さ
れ、記憶されたデータの読み出しのためにアクセスされ
たメモリセルの容量素子に蓄積された電荷量に応じてビ
ット線に出力される電圧を増幅するセンスアンプとを備
える。このような半導体記憶装置において、上記目的を
達成するため、センスアンプは、センスアンプを活性化
する第１センスアンプ駆動回路（７１、７２）をそれぞ
れ備えており、半導体記憶装置は、複数個のセンスアン
プのグループ毎に設けられた複数個のセンスアンプを共
通に活性化する第２センスアンプ駆動回路とを備えるこ
とを特徴とする。

【００１４】読み出し時には、ビット線対に差電圧が生
じた時にまず第２センスアンプ駆動回路を動作させ、そ
の後第１センスアンプ駆動回路を動作させる。

【００１５】

【作用】本発明の半導体記憶装置では、第１センスアン
プ駆動回路が各センスアンプ毎に設けられると共に、複
数個のセンスアンプに共通に第２センスアンプ駆動回路
が設けられている。第１センスアンプ駆動回路は各セン
スアンプ毎に設けられているため、センスアンプ駆動回
路としての負荷が小さく、動作させた場合には対応する
センスアンプのフリップフロップを急激に動作状態に変
化させる。第２センスアンプ駆動回路は、複数個のセン
スアンプに共通に設けられているため、負荷が大きく、
各センスアンプ当たりの駆動能力は小さくなる。そのた
め、第２センスアンプ駆動回路を動作させると、これに
接続されるセンスアンプのフリップフロップの動作状態
への変化は緩やかであり安定に動作する。

【００１６】従って、読み出し時に、ビット線対に差電
圧が生じた時にまず第２センスアンプ駆動回路を動作す
れば安定な動作である程度まで増幅できる。その後第１
センスアンプ駆動回路を動作させて急速に増幅すれば、
すでにある程度まで増幅されて誤動作する恐れのない差
電圧であるから、安定な増幅が可能である。このよう
に、センスアンプのフリップフロップを段階的に活性化
させることにより、センスアンプの高速化と安定動作の
両方が可能になる。

【００１７】ここで、各センスアンプ毎に、駆動能力の
比較的小さなトランジスタによる初期増幅用のセンスア
ンプ駆動回路と、駆動能力の大きなトランジスタによる
最終増幅用のセンスアンプ駆動回路の２つのセンスアン
プ駆動回路を設け、ビット線対に差電圧が生じた時にま
ず初期増幅用のセンスアンプ駆動回路を動作させ、次に
最終増幅用のセンスアンプ駆動回路を動作させることも
考えられる。これであれば、本発明と同様にセンスアン
プの高速化と安定動作の両方が可能であるが、初期増幅
用のセンスアンプ駆動回路を各センスアンプに設けるた
め、素子数が増加し、半導体記憶装置の面積が増加する
という問題があり、この点でも本発明の方が利点があ
る。

【００１８】

【実施例】図１は、本発明の実施例のダイナミックＲＡ
Ｍの構成を示す図であり、図２は本実施例における動作
波形を示す図である。図１において、参照番号１はメモ
リセルであり、１個のＭＯＳトランジスタと１個の容量
素子を有する。図では１個のメモリセルのみを示してあ
るが、実際にはこのようなメモリセル１が複数個マトリ
クス状に配列されている。２はワード線であり、実際に
は複数のワード線がメモリセルの配列の各行毎に設けら
れている。３はビット線であり、実際には複数のビット
線がワード線と垂直にメモリセルの配列の各列毎に設け
られている。各メモリセルのトランジスタのゲートはそ
のメモリセルに対応したワード線に接続され、各メモリ
セルのトランジスタのドレインは対応したビット線に接
続される。３２はビット線３と対をなすダミービット線
であり、ビット線３とダミービット線３２でビット線対
を構成する。２１は行デコーダであり、外部から入力さ
れる行アドレス信号をデコードしてアクセスするメモリ
セルが接続されるワード線に高レベルの信号を印加する
ことにより活性化する。３１は列デコーダであり、外部
から入力される列アドレス信号をデコードしてアクセス
するメモリセルが接続されるビット線対を後段に接続す
る。４−１乃至４−ｎは、各ビット線対毎に設けられた
ＣＭＯＳインバータのフリップフロップを有するセンス
アンプであり、読み出し時にアクセスされたメモリセル
の容量素子に蓄積された電荷に応じてビット線対の差電
圧を増幅する。各センスアンプは、フリップフロップと
電源線との接続を制御する第１センスアンプ駆動回路を
有する。第１センスアンプ駆動回路は電源の高電位側と
フリップフロップの高電位側端子の間に接続されたＰＭ
ＯＳトランジスタ７１と電源の低電位側とフリップフロ
ップの低電位側端子の間に接続されたＮＭＯＳトランジ
スタ７２で構成される。各センスアンプのフリップフロ
ップの高電位側端子と低電位側端子は共通の信号線７３
と７４にそれぞれ接続される。５１はデータ入力バッフ
ァであり、５２はデータ出力バッファである。６はセン
スアンプのフリップフロップをリセットするリセット用
トランジスタであり、リセット時には信号線７３と７４
を短絡してフリップフロップの高電位側端子と低電位側
端子を短絡する。信号線７３に印加される信号をＰＳＡ
で、信号線７４に印加される信号をＮＳＡで表す。８１
と８２は各第１センスアンプ駆動回路の動作状態を設定
する信号を出力するセンスアンプ駆動信号発生回路であ
り、各センスアンプの第１センスアンプ駆動回路のＰＭ
ＯＳトランジスタ７１のゲートは共通の信号線９３に接
続され、信号線９３に印加される信号をＬＥＰで表し、
ＮＭＯＳトランジスタ７２のゲートも共通の信号線９４
に接続され、信号線９４に印加される信号をＬＥＮで表
す。ＬＥＰとＬＥＮは相補信号である。５３はデータ入
力バッファ５１に接続される入力データ線であり、５４
はデータ出力バッファ５２に接続される出力データ線で
あり、３３と３４は、列デコーダ３１の出力する列選択
信号に応じて、ビット線３とダミービット線３２を入力
データ線５３と出力データ５４に接続する列選択トラン
ジスタである。９１は信号線７３と電源の高電位側の間
に設けられたＰＭＯＳトランジスタであり、９２は信号
線７４と電源の低電位側の間に設けられたＮＭＯＳトラ
ンジスタであり、ＰＭＯＳトランジスタ９１とＮＭＯＳ
トランジスタ９２の２つで第２センスアンプ駆動回路を
構成する。ＰＭＯＳトランジスタ９１とＮＭＯＳトラン
ジスタ９２はセンスアンプ列の端部に配置されている。
ＰＭＯＳトランジスタ９１のゲートには信号ＰＬＥＰが
印加され、ＮＭＯＳトランジスタ９２のゲートには信号
ＰＬＥＮが印加され、ＰＬＥＰとＰＬＥＮは相補信号で
ある。ＰＬＥＰが高レベル、ＰＬＥＮが低レベルの時に
は、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ
９２は非導通状態でＰＳＡとＮＳＡはフローティング状
態になる。ＰＬＥＰが低レベル、ＰＬＥＮが高レベルの
時には、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジ
スタ９２は導通状態で信号線７３は電源の高電位側に接
続され、信号線７４は電源の低電位側に接続された状態
になり、信号線７３と７４に接続される各センスアンプ
のフリップフロップは動作状態になる。

【００１９】図１の回路におけるデータの書き込み時の
動作については、図３に示した従来例と同様であり、こ
こでは説明を省略する。図１の実施例の回路における動
作を図４を参照して説明する。データの読み出し開始時
には、リセット信号ＲＥＳが高レベルであり、リセット
用トランジスタ６をオン状態にさせて、センスアンプ４
−１乃至４−ｎのフリップフロップを構成するＰＭＯＳ
トランジスタとＮＭＯＳトランジスタのソース電位同じ
レベル、すなわち、ビット線３とダミービット線３２の
プリチャージレベルとするリセット動作が行われる。こ
の時、ＬＥＰとＰＬＥＰは高レベル、ＬＥＮとＰＬＥＮ
は低レベルであり、センスアンプのフリップフロップは
非動作状態になる。

【００２０】データの読み出し開始時には、まず行デコ
ーダ２１が行アドレス信号をデコードしてデータを記憶
させようとするメモリセル、すなわちアクセスされるメ
モリセル１が接続されるワード線を活性化する。これに
より、アクセスされるメモリセルの容量素子に記憶され
た電荷量に応じた差電圧がビット線３とダミービット線
３２の間に生じる。図では、ビット線３の電位ＢＬが少
量増加し、ダミービット線３２の電位／ＢＬの電位は変
化しない。このようなビット線３とダミービット線３２
の間に差電圧が生じた段階で、リセット信号ＲＥＳが低
レベルに、ＰＬＥＰが低レベルに、ＰＬＥＮが高レベル
に変化される。これにより、ＰＳＡは高レベルに、ＮＳ
Ａは低レベルに変化を開始し、これがあるレベルに達す
ると、センスアンプのフリップフロップが活性化され始
め、差電圧を拡大する方向に動作を開始する。第２セン
スアンプ駆動回路のＰＭＯＳトランジスタ９１とＮＭＯ
Ｓトランジスタ９２は、センスアンプ４−１乃至４−ｎ
に共通に接続されている。そのため、ＰＭＯＳトランジ
スタ９１とＮＭＯＳトランジスタ９２の負荷が大きく、
ＰＳＡとＮＳＡはゆっくり変化することになる。そのた
め、各センスアンプのフリップフロップが活性化される
速度もゆっくりしており、図示のようにビット線３の電
位ＢＬとダミービット線３２の電位／ＢＬもゆっくり変
化する。従って、ビット線３とダミービット線３２の間
の差電圧の増幅は誤動作することなく安定的に増幅され
る。図４と比較して明らかなように、ＰＬＥＰとＰＬＥ
Ｎは、従来例におけるＬＥＰとＬＥＮと同様の信号であ
る。

【００２１】ＰＬＥＰとＰＬＥＮのレベルが変化してか
ら所定時間後、ＬＥＰが低レベルに、ＬＥＮが高レベル
に変化し、第１センスアンプ増幅回路のＰＭＯＳトラン
ジスタ７１とＮＭＯＳトランジスタ７２が導通状態に変
化する。これにより、信号線７３は更にＰＭＯＳトラン
ジスタ７１を介しても電源の高電位側に接続され、信号
線７４はＮＭＯＳトランジスタ７２を介しても電源の低
電位側に接続されることになる。第１センスアンプ増幅
回路のＰＭＯＳトランジスタ７１とＮＭＯＳトランジス
タ７２は各センスアンプ毎に設けられており、負荷が小
さいため、ＰＭＯＳトランジスタ７１とＮＭＯＳトラン
ジスタ７２が導通状態に変化すると、それまでゆっくり
変化していたＰＳＡは電源の高電位に向かって急激に変
化し、ＮＳＡも同様に電源の低電位に向かって急激に変
化する。これにより各センスアンプのフリップフロップ
も急激に活性化される、図示のようにビット線３とダミ
ービット線３２の間の差電圧も急激に増幅ざれる。第１
センスアンプ増幅回路のＰＭＯＳトランジスタ７１とＮ
ＭＯＳトランジスタ７２が導通する段階では、ビット線
３とダミービット線３２の間の差電圧はある程度増幅さ
れており、この状態で急激に増幅しても誤動作すること
はない。第１センスアンプ増幅回路のＰＭＯＳトランジ
スタ７１とＮＭＯＳトランジスタ７２を導通させるタイ
ミングは、ビット線３とダミービット線３２の間の差電
圧が誤動作しないレベルまで増幅される時間で決定され
る。ＬＥＰとＬＥＮは、ＰＬＥＰとＰＬＥＮをこの時間
だけ遅延させることにより生成される。

【００２２】このようにしてビット線３とダミービット
線３２が記憶されたデータに対応した状態になる。列デ
コーダ３１がアクセスされるメモリセルが接続されるビ
ット線とダミービット線を入力データ線５３と出力デー
タ５４に接続するように列選択信号を出力するので、ビ
ット線とダミービット線の状態が入力データ線５３と出
力データ線５４を介してデータ出力バッファ５２に入力
され、出力ＤＱが読み出されたデータに応じて変化す
る。

【００２３】以上説明したように、本発明によれば、ま
ず複数のセンスアンプに共通に設けられた各センスアン
プ当たりの駆動能力が低い第２センスアンプ駆動回路を
動作させて誤動作を生じないレベルまで増幅し、その後
各センスアンプに設けられた各センスアンプ当たりの駆
動能力が高い第１センスアンプ駆動回路を動作させて急
激に増幅するため、誤動作を生じることなしに高速に増
幅できる。

【００２４】なお、実施例では、ブロックに対して１個
の第２センスアンプ駆動回路を設けたが、動作条件や回
路面積等を考慮して第２センスアンプ駆動回路に共通に
接続されるセンスアンプの個数を適当な値に変えること
も可能である。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置のセンスアンプを誤動作を生じることな
しに、高速で安定的に動作させることができるため、高
速の半導体装置が小面積で簡単な回路で実現できる。

【図面の簡単な説明】

【図１】本発明の実施例のダイナミックＲＡＭの構成を
示す図である。

【図２】図１に実施例のダイナミックＲＡＭの動作波形
を示す図である。

【図３】従来のダイナミックＲＡＭの構成を示す図であ
る。

【図４】図３の従来のダイナミックＲＡＭの動作波形を
示す図である。

【符号の説明】

１…メモリセル ２…ワード線 ３…ビット線 ４−１、４−２、４−ｎ−１、４−ｎ…センスアンプ ６…リセット用トランジスタ ２１…行デコーダ ３１…列デコーダ ５１…データ入力バッファ ５２…データ出力バッファ ７１…第１センスアンプ駆動回路用ＰＭＯＳトランジス
タ ７２…第１センスアンプ駆動回路用ＮＭＯＳトランジス
タ ８１、８２…センスアンプ駆動信号発生回路 ９１…第２センスアンプ駆動回路用ＰＭＯＳトランジス
タ ９２…第２センスアンプ駆動回路用ＮＭＯＳトランジス
タ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれが１個のＭＯＳトランジスタと
   １個の容量素子を有するマトリクス状に配列された複数
   のメモリセル（１）と、 該配列されたメモリセル（１）の各行毎に設けられ、該
   メモリセル（１）の前記ＭＯＳトランジスタのゲートに
   接続された複数のワード線（２）と、 該配列されたメモリセル（１）の各列毎に設けられ、該
   メモリセル（１）の前記ＭＯＳトランジスタのドレイン
   に接続された複数のビット線（３）と、 該ビット線（３）毎に配置され、記憶されたデータの読
   み出しのためにアクセスされた前記メモリセル（１）の
   前記容量素子に蓄積された電荷量に応じて前記ビット線
   （３）に出力される電圧を増幅するセンスアンプ（４−
   １，４−２，…，４−ｎ）とを備える半導体記憶装置に
   おいて、 前記センスアンプ（４−１，４−２，…，４−ｎ）は、
   それぞれ当該センスアンプを活性化する第１センスアン
   プ駆動回路（７１、７２）を備え、 当該半導体記憶装置は、複数個の前記センスアンプ（４
   −１，４−２，…，４−ｎ）のグループ毎に設けられ、
   該グループ内のセンスアンプを活性化する第２センスア
   ンプ駆動回路（９１、９２）とを備えることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 読み出しのために前記メモリセル（１）
   をアクセスする場合、前記第２センスアンプ駆動回路
   （９１、９２）を動作させた後、前記第１センスアンプ
   駆動回路（７１、７２）を動作させ、前記センスアンプ
   （４−１，４−２，…，４−ｎ）を段階的に活性化させ
   る請求項１に記載の半導体記憶装置。