JP2001057080A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 コモンデータ線を介して初段アンプからの読
出し信号を共通の最終アンプに供給する方式の半導体メ
モリにおいて、コモンデータ線が長くなっても高速の読
出しを保証できるとともに、チップサイズの増大を招く
ことのない読出し系の回路形式を提供する。 【解決手段】 メモリアレイ内の互いに対をなすビット
線の電位を増幅する初段アンプとしてのセンスアンプ回
路の出力を、アドレス信号に応じてオン、オフ制御され
るスイッチ手段（伝送ゲートＴＧ，ＴＧ２）を介して他
のビット線と共通のコモンデータ線対（メインコモンデ
ータ線対ＭＩＯＴ，ＭＩＯＢ）上に出力してメインコモ
ンデータ線対に接続されている最終アンプとしてのメイ
ンアンプ（ＭＡ）でその電位差を増幅してデータの読出
しを行なうように構成された半導体記憶装置において、
上記センスアンプ回路とコモンデータ線との間にセンス
アンプ回路で増幅された信号をさらに増幅してコモンデ
ータ線へ出力するサブアンプ（ＳＵＢ）をそれぞれ設け
るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
おけるデータの読出し技術に関し、例えばクロック同期
型スタティックＲＡＭ（ランダム・アクセス・メモリ）
やダイナミック型ＲＡＭなど高速動作が要求される半導
体記憶装置に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、ダイナミック型ＲＡＭ（以下、Ｄ
ＲＡＭと称する）においては、ワード線を立ち上げてメ
モリセルを選択することによって対をなすビット線に読
み出された微小電位差を増幅する回路方式として、ビッ
ト線対の電位差をセンスアンプ回路で増幅し、アドレス
信号に基づいて選択的に導通されるスイッチＭＯＳＦＥ
Ｔを介してコモンデータ線に接続してメインアンプで増
幅して出力するようにしたものがある。

【０００３】しかしながら、上記のようなセンスアンプ
とメインアンプとによる２段階増幅の読出し方式にあっ
ては、記憶容量の増大に伴いコモンデータ線の長さが長
くなるとその配線抵抗や寄生容量が増加するため、読出
し速度が遅くなるという問題点があった。

【０００４】そこで、例えば図６に示すように、メモリ
セルアレイの対をなすビット線ＢＬ，／ＢＬの電位差を
増幅するセンスアンプＳＡとメインアンプＭＡとを接続
する複数のセンスアンプに共通のコモンデータ線ＩＯ，
／ＩＯの途中に共通のサブアンプＳＵＢを設け、このサ
ブアンプＳＵＢでコモンデータ線ＩＯ，／ＩＯの電位差
を補助的に増幅させることで、コモンデータ線ＩＯ，／
ＩＯの長大化に伴う読出し速度の低下を防止するように
した発明が提案されている（特開平１０−２７４７３
号）。

【０００５】なお、上記先願においては、サブアンプと
して、図７に示されているように、ソースが共通結合さ
れて電流スイッチング用ＭＯＳＦＥＴ Ｑ２３に接続さ
れ各々のドレインがコモンデータ線ＩＯ，／ＩＯにそれ
ぞれ接続されるとともに、ゲートとドレインが交差結合
された一対の差動ＭＯＳＦＥＴ Ｑ２１，Ｑ２２からな
る正帰還型の差動アンプが使用されている。また、デー
タの書込みはメインアンプＭＡと並列にコモンデータ線
ＩＯ，／ＩＯに接続されたライト用のアンプＷＡでライ
トデータに応じてビット線ＢＬ，／ＢＬの電位差を広げ
てメモリセルに電荷をチャージして行なうようにしてい
た。

【０００６】

【発明が解決しようとする課題】図６に示すサブアンプ
を設けた先願のデータ読出し方式にあっては、読出し速
度を速くすることはできるが、コモンデータ線ＩＯ，／
ＩＯの長さが長くなるほど大きな駆動能力を有するサブ
アンプをコモンデータ線ＩＯ，／ＩＯの途中に設けなく
てはならないため、充分な駆動力を有するサブアンプを
配置する領域をチップ上に確保するのが困難であり、サ
ブアンプを配置することで無駄なスペースが生じてチッ
プサイズの増大を招きコストアップの原因になるという
不具合があることが明らかとなった。

【０００７】この発明の目的は、上記のような問題点に
着目してなされたもので、コモンデータ線を介して初段
アンプからの読出し信号を共通の最終アンプに供給する
方式の半導体メモリにおいて、コモンデータ線が長くな
っても高速の読出しを保証できるとともに、チップサイ
ズの増大を招くことのない読出し系の回路形式を提供す
ることにある。

【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１０】すなわち、メモリアレイ内の互いに対をな
すビット線の電位を増幅する初段アンプとしてのセンス
アンプ回路の出力を、アドレス信号に応じてオン、オフ
制御されるスイッチ手段を介して他のビット線と共通の
コモンデータ線対上に出力してコモンデータ線対に接続
されている最終アンプとしてのメインアンプでその電位
差を増幅してデータの読出しを行なうように構成された
半導体記憶装置において、上記センスアンプ回路とコモ
ンデータ線との間にセンスアンプ回路で増幅された信号
をさらに増幅してコモンデータ線へ出力するサブアンプ
をそれぞれ設けるようにしたものである。

【００１１】上記した手段によれば、記憶容量の大容量
化に伴ってコモンデータ線の長さが長くなって寄生抵抗
および寄生容量が増大しても各センスアンプ回路とコモ
ンデータ線との間に設けられたサブアンプでセンスアン
プの出力をさらに増幅して出力することができるため、
高速な読出し速度を保証することができる。

【００１２】また、各サブアンプはメモリアレイ形成領
域とワードドライバ形成領域とセンスアンプ形成領域と
で挟まれた空白領域を利用して配置することにより、サ
ブアンプの配置のために何ら新たな領域を設ける必要が
なく、これによってチップサイズの増大を招くことなく
読出し速度の高速化を図ることができる。

【００１３】さらに、上記サブアンプとしては、ソース
が共通結合され各々のドレインがコモンデータ線にそれ
ぞれ接続されるとともにゲートとドレインが交差結合さ
れた一対の差動ＭＯＳＦＥＴと上記共通ソース側に接続
された電流スイッチング用ＭＯＳＦＥＴとからなる正帰
還型の差動アンプを使用し、かつその電流スイッチ用Ｍ
ＯＳＦＥＴとして、動作タイミング信号によって制御さ
れるＭＯＳＦＥＴとアドレス信号に応じてオン、オフ制
御される上記スイッチ手段と同一系の制御信号により制
御されるＭＯＳＦＥＴとを直列形態に接続したものを用
いる。

【００１４】これにより、サブアンプを少ない素子数の
回路出構成して占有面積の増大を回避しつつライトアン
プとの競合を防止して書込み速度の高速化を図ることが
できるとともに、直列形態のＭＯＳＦＥＴで動作タイミ
ング信号とアドレス系の制御信号との論理積をとってサ
ブアンプを動作させるため不要な（非選択の）サブアン
プに流れる電流をなくし消費電力を減らすことができ
る。また、直列形態のＭＯＳＦＥＴによりサブアンプの
リーク電流を抑えて消費電力の増加を抑制することがで
きる。

【００１５】しかも、上記直列形態のＭＯＳＦＥＴはそ
のうちゲート制御信号の振幅のが大きな信号が入力され
る方を接地電位側に配置するようにする。これによっ
て、サブアンプの出力振幅を電流スイッチング用ＭＯＳ
ＦＥＴが一つの場合と同程度にすることができ、直列形
態の２つのＭＯＳＦＥＴを設けたことによるデメリット
を最小限に抑えることができる。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１７】図１は本発明を適用して好適なダイナミッ
ク型ＲＡＭの一実施例を示す概略構成図である。

【００１８】図１において、１０は電荷蓄積用のキャパ
シタと選択ＭＯＳＦＥＴとからなる複数のメモリセルが
マトリックス状に配置され同一行のメモリセルの選択端
子が接続された複数のワード線と同一列のメモリセルの
入出力端子が接続された複数のビット線とを有するメモ
リアレイ、１１は入力されたＸ系のアドレス信号をロウ
アドレスストローブ信号ＲＡＳの立ち下がりに同期して
取り込むＸアドレスバッファ、１２は取り込まれたアド
レス信号をデコードして上記メモリアレイ１０内の対応
するワード線を選択するＸアドレスデコーダ、１３はデ
コードされた信号に基づいてメモリアレイ１０内の対応
するワード線を選択レベルに駆動するワードドライバで
ある。

【００１９】また、１４は入力されたＹ系のアドレス信
号をカラムアドレスストローブ信号ＣＡＳの立ち下がり
に同期して取り込むＹアドレスバッファ、１５は取り込
まれたアドレス信号をデコードして上記メモリアレイ１
０内の対応するビット線を選択するための信号を形成す
るＹアドレスデコーダ、１６は選択されたメモリセルが
接続された各ビット線対ごとに設けられビット線の電位
差を増幅する複数のセンスアンプ回路および該センスア
ンプをコモンデータ線に接続させるカラムスイッチから
なるセンスアンプ＆カラムスイッチ回路、１７はセンス
アンプ回路により増幅されコモンデータ線ＩＯ，／ＩＯ
に出力されたリードデータをさらに増幅するメインアン
プ、１８はメインアンプ１７により増幅されたリードデ
ータをチップ外部へ出力するデータ出力バッファ、１９
はチップ外部より入力された書込みデータを取り込むデ
ータ入力バッファ、２０は取り込まれた書込みデータに
基づいて書込み信号を形成するライト回路、２１は外部
から入力されるロウアドレスストローブ信号ＲＡＳやカ
ラムアドレスストローブ信号ＣＡＳ、ライトイネーブル
信号ＷＥなどに基づいてチップ内部の制御信号を形成す
るコントロール回路である。

【００２０】この実施例においては、上記センスアンプ
＆カラムスイッチ回路１６とこれとメインアンプ１７と
を接続するコモンデータ線ＩＯ，／ＩＯとの間にサブア
ンプ回路２２が設けられている。なお、図では、上記セ
ンスアンプ＆カラムスイッチ回路１６およびサブアンプ
回路２２はそれぞれ１つの回路として示されているが、
センスアンプ＆カラムスイッチ回路１６はメモリアレイ
内の１対のビット線毎にまたサブアンプ回路２２は各上
記センスアンプ＆カラムスイッチ回路１６と１対１また
は所定数のセンスアンプ＆カラムスイッチ回路１６に対
して１つの割合で設けられている。

【００２１】図２には、上記サブアンプ回路２２の一実
施例が示されている。

【００２２】図２において、ＳＡ＆ＣＳＷは、メモリア
レイ内の複数のビット線対のそれぞれに接続された複数
のセンスアンプと、Ｙ系アドレス信号をデコードするカ
ラムデコーダからの選択信号によりオン、オフ制御され
て各ビット線対をローカルコモンデータ線対ＬＩＯＴ，
ＬＩＯＢに接続させる複数のカラムスイッチとセンスア
ンプとがワード線と平行な方向（図２の左右方向）に配
設されたセンスアンプ＆カラムスイッチ列である。セン
スアンプは、図示しないが、１対のｐチャネルＭＯＳＦ
ＥＴとｎチャネルＭＯＳＦＥＴとからなる一般的なＣＭ
ＯＳラッチ型の回路で構成されている。

【００２３】この実施例では、上記ローカルコモンデー
タ線対ＬＩＯＴ，ＬＩＯＢは、一対のＣＭＯＳ伝送ゲー
トＴＧ１，ＴＧ２を介してメインコモンデータ線対ＭＩ
ＯＴ，ＭＩＯＢに接続可能にされ、メインコモンデータ
線対ＭＩＯＴ，ＭＩＯＢの端部にメインアンプＭＡが接
続されている。そして、伝送ゲートＴＧ１，ＴＧ２を構
成するｐチャネルＭＯＳＦＥＴのゲート端子には、ロウ
アドレスデコーダ１２（図１参照）から供給されるＸア
ドレスをデコードした信号ＢＬＥＱが印加され、伝送ゲ
ートＴＧ１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴ
のゲート端子には上記デコード信号ＢＬＥＱの反転信号
ＢＬＥＱＢが印加されており、Ｘ系アドレス信号に応じ
て選択的にオンされるように構成されている。

【００２４】また、上記ローカルコモンデータ線対ＬＩ
ＯＴ，ＬＩＯＢには、サブアンプ回路ＳＵＢが接続され
ている。この実施例のサブアンプ回路ＳＵＢは、互いの
ソースが直結された一対のｎチャネル型差動ＭＯＳＦＥ
Ｔ Ｑｎ１，Ｑｎ２とこれらのＭＯＳＦＥＴ Ｑｎ１，
Ｑｎ２の共通ソースと接地点との間に直列形態に接続さ
れたｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４とから構
成されており、上記差動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２
のゲート端子がローカルコモンデータ線対ＬＩＯＴ，Ｌ
ＩＯＢにそれぞれ接続され、差動ＭＯＳＦＥＴ Ｑｎ
１，Ｑｎ２のドレインは互いに他方のＭＯＳＦＥＴのゲ
ートが接続されているローカルコモンデータ線対ＬＩＯ
Ｂ，ＬＩＯＴに交差結合されている。

【００２５】これによって、この実施例のサブアンプ回
路ＳＵＢは、一方のコモンデータ線の電位が上がるとそ
れにゲートが接続されているＭＯＳＦＥＴがオン方向に
駆動されてドレイン電圧すなわちドレインが接続された
他方のコモンデータ線の電位を下げ、それによって他方
のＭＯＳＦＥＴのゲート電圧が下がってオフさせる方向
に動作させる正帰還型の差動アンプとして動作する。

【００２６】また、上記サブアンプ回路ＳＵＢを構成す
る直列形態のｎチャネルＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４
のうちＱｎ３のゲート端子には、当該サブアンプＳＵＢ
の動作タイミングを与える制御信号ＤＩＯＥＴが印加さ
れ、Ｑｎ４のゲート端子には、前述の伝送ゲートＴＧ
１，ＴＧ２を構成するｎチャネルＭＯＳＦＥＴのゲート
端子に印加されている上記ロウアドレス系のデコード信
号ＢＬＥＱの反転信号ＢＬＥＱＢが印加され、伝送ゲー
トＴＧ１，ＴＧ２の導通と同時にＱｎ４がオンされるよ
うに構成されている。なお、ここで、サブアンプＳＵＢ
の動作タイミングを与える制御信号ＤＩＯＥＴは、セン
スアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内のカラムス
イッチを選択的にオンさせるカラム選択信号ＹＳに基づ
いて形成された信号であり、後述のようにＭＯＳＦＥＴ
Ｑｎ３はＱｎ４よりも若干遅れてオンされる。

【００２７】ローカルコモンデータ線対ＬＩＯＢ，ＬＩ
ＯＴ間には、データ読出し時や書込み時にローカルコモ
ンデータ線対ＬＩＯＢ，ＬＩＯＴを例えば０．９Ｖのよ
うな電位ＶＢＬＲにプリチャージするためのプリチャー
ジＭＯＳＦＥＴ Ｑｐｃ１，Ｑｐｃ２が直列形態に接続
されているとともに、イコライズ用ＭＯＳＦＥＴ Ｑｅ
３のソース・ドレインが接続されている。これらのＭＯ
ＳＦＥＴ Ｑｅ３，Ｑｐｃ１，Ｑｐｃ２のゲート端子に
は制御信号ＢＬＥＱが共通に印加されている。

【００２８】図３には、上記サブアンプ部の動作タイミ
ングが示されている。データ読出し時には、ロウアドレ
スストローブ信号ＲＡＳの立ち下がりでロウアドレス信
号がＸアドレスバッファ１１に取り込まれ、Ｘデコーダ
１２でデコードされワードドライバ１３によってメモリ
アレイ１０内の対応する１本のワード線が選択レベルに
駆動される。これに呼応してコントロール回路２１から
出力される内部制御信号ＢＬＥＱがロウレベルに立ち下
がり、サブアンプ部ではプリチャージＭＯＳＦＥＴ Ｑ
ｐｃ１，Ｑｐｃ２およびイコライズＭＯＳＦＥＴ Ｑｅ
３がオフされる。すると、メモリアレイ内のビット線対
の電位ＢＬが選択されたメモリセルからの読出しデータ
に応じて開き始める(タイミングｔ１)。また、このとき
サブアンプＳＵＢのＭＯＳＦＥＴ Ｑｎ４がオンされ、
伝送ゲートＴＧ１，ＴＧ２が導通状態にされる。

【００２９】その後、カラムアドレスストローブ信号Ｃ
ＡＳの立ち下がり同期してカラムアドレス信号がＹアド
レスバッファ１４に取り込まれてＹデコーダ１５でデコ
ードされ、センスアンプ＆カラムスイッチ列ＳＡ＆ＣＳ
Ｗ内のカラムスイッチを選択的にオンさせるカラム選択
信号ＹＳがハイレベルに立ち上げられ、対応するセンス
アンプが活性化されるとともにカラムスイッチがオンさ
れる（タイミングｔ２）。このときコントロール回路２
１によって制御信号ＢＱＩＯＢとＤＩＯＥＴがハイレベ
ルに立ち上げられ、サブアンプＳＵＢのＭＯＳＦＥＴ
Ｑｎ３がオンされてサブアンプＳＵＢが活性化され、ロ
ーカルコモンデータ線ＬＩＯＴ，ＬＩＯＢの電位差を増
幅する。これが導通状態の伝送ゲートＴＧ１，ＴＧ２を
通りメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを介して
メインアンプＭＡに伝達されて増幅される。

【００３０】ローカルコモンデータ線ＬＩＯＴ，ＬＩＯ
Ｂの電位差がある程度まで増幅されると制御信号ＤＩＯ
ＥＴがロウレベルに立ち下げられ、サブアンプＳＵＢが
非活性化されるとともに、プリチャージＭＯＳＦＥＴ
Ｑｐｃ１，Ｑｐｃ２がオンされて、ローカルコモンデー
タ線ＬＩＯＴ，ＬＩＯＢがプリチャージされる（タイミ
ングｔ３）。

【００３１】書込み時もほぼ上記と同様なタイミングで
制御される。読出し時と異なる点は、制御信号ＢＬＥＱ
ＢとＤＩＯＥＴがハイレベルに立ち上げられる前に、ラ
イトイネーブル信号がロウレベルであることを条件にコ
ントロール回路２１によってライト回路２０に対する書
込み制御信号ＭＩＷがハイレベルに立ち上げられ、それ
によってメインコモンデータ線ＭＩＯＴ，ＭＩＯＢの電
位差がそのときデータ入力バッファ１９へ外部から入力
されているライトデータＤｉｎに応じて広げられる点
と、制御信号ＢＬＥＱＢとＤＩＯＥＴによってサブアン
プＳＵＢが活性化されるとともにカラム選択信号ＹＳに
よってセンスアンプ＆カラムスイッチ列ＳＡ＆ＣＳＷ内
のカラムスイッチがオンされた後でメモリアレイ内のビ
ット線の電位ＢＬがライトデータに応じて広がる点にあ
る。

【００３２】上記のように、この実施例では、各ローカ
ルコモンデータ線ＬＩＯＴ，ＬＩＯＢに設けられている
サブアンプＳＵＢに直列形態のＭＯＳＦＥＴ Ｑｎ３，
Ｑｎ４が設けられ、Ｑｎ３のゲート端子には動作タイミ
ング信号ＤＩＯＥＴが、またＱｎ４のゲート端子にはア
ドレス系の制御信号ＢＬＥＱＢが印加され、これらの信
号の論理積をとってサブアンプを動作させるため不要な
（非選択の）サブアンプに流れる電流をなくし消費電力
を減らすことができる。

【００３３】また、この実施例のサブアンプは直列形態
のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられているた
め、図７に示されている従来のサブアンプに比べてリー
ク電流が少なくなるという利点がある。すなわち、直列
形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４が設けられている
と、両方のＭＯＳＦＥＴがオフされている状態におい
て、一方のＭＯＳＦＥＴのゲートに印加される制御信号
にノイズがのってオンされても他方のＭＯＳＦＥＴがオ
フされている直列形態のＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４
が設けられていることによって貫通電流が流れることが
ない。

【００３４】しかも、この実施例のサブアンプＳＵＢの
ＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子に印加され
ている制御信号ＢＬＥＱＢとＤＩＯＥＴは、接地点側の
ＭＯＳＦＥＴ Ｑｎ４のゲートに印加されている制御信
号ＢＬＥＱＢの振幅の方が、接地点から離れている側の
ＭＯＳＦＥＴ Ｑｎ３のゲートに印加されている制御信
号ＤＩＯＥＴの振幅（０〜１．８Ｖ）よりも大きい０〜
３．５Ｖのような値にされている。これによって、制御
信号ＢＬＥＱＢとＤＩＯＥＴが同一振幅である場合に比
べてＭＯＳＦＥＴ Ｑｎ４が強くオンされてオン抵抗が
小さくなる分、ＭＯＳＦＥＴ Ｑｎ３のソース電位が低
くなり、差動アンプの特性や出力振幅を電流スイッチン
グ用ＭＯＳＦＥＴが一つの場合と同程度にすることがで
き、直列形態の２つのＭＯＳＦＥＴを設けたことによる
デメリットを最小限に抑えることができる。

【００３５】また、この実施例のサブアンプＳＵＢは各
ローカルコモンデータ線ＬＩＯＴ，ＬＩＯＢごとに設け
られているため、図６の従来例のようにコモンデータ線
に一つだけ設けられている場合に比べて一つ一つのアン
プの駆動力は小さくて済み、その分ひとつのアンプの占
有面積を小さくできるので、メモリアレイ内の空スペー
スを利用して配置することでチップ面積を増大させるこ
とがないという利点がある。以下、その根拠を図４のレ
イアウト図を用いて分かり易く説明する。

【００３６】図４（Ａ）は本発明を適用して効適なメモ
リアレイの例を示す。図４（Ａ）において、Ｍ−ＡＲＹ
はメモリアレイ、Ｙ−ＤＥＣはＹデコーダで、メモリア
レイＭ−ＡＲＹは互いに適当な間隔を置いてマトリック
ス状に配置された複数のメモリブロックＭＢＬで構成さ
れている。図中に右下がりのハッチングで示す領域がそ
れぞれメモリブロックで、各メモリブロックＭＢＬの上
下のスペース（図中に左下がりのハッチングで示す領
域）には対応するメモリブロックＭＢＬ内のワード線を
選択的に駆動するサブワードドライバ列ＳＷＤが配置さ
れている。従って、図４（Ａ）ではワード線は上下方向
に延設されている。

【００３７】また、各メモリブロックＭＢＬの左右のス
ペース（図中に網掛けで示す領域）には前述したセンス
アンプ＆カラムスイッチ列ＳＡ＆ＳＣＷが配置されてい
る。従って、図４（Ａ）ではビット線は左右方向に延設
されている。また、メインコモンデータ線ＭＩＯＴ，Ｍ
ＩＯＢは、メモリブロックＭＢＬとサブワードドライバ
ＳＷＤの形成領域の上の空間を利用してビット線と並行
すなわち図４（Ａ）では左右方向に沿って延設される。

【００３８】上記レイアウトにおいて、メモリブロック
ＭＢＬとサブワードドライバ列ＳＷＤとセンスアンプ＆
カラムスイッチ列ＳＡ＆ＳＣＷとに挟まれた領域（図中
に白抜き枠で示されている領域）は回路が形成されてい
ない空白領域である。この実施例においては、この空白
領域を利用して前述のサブアンプＳＵＢを配置すること
で新たにサブアンプを配置するスペースを設ける必要を
なくし、これによってサブアンプを設けたにも関わらず
チップサイズの増大を抑えることができるようにした。

【００３９】なお、図６の従来例のようにコモンデータ
線に一つだけサブアンプを設ける場合には、アンプの駆
動力従って面積を大きくしなければならないため、図４
（Ａ）に示されている一つの空白領域内に収まるように
配置することが困難であった。そのため、例えばコモン
データ線の中央部に一つサブアンプを設けて接続するに
は、図４（Ｂ）に太枠ＳＵＢで示すように、本発明に比
べて大きな配置スペースが必要になり、それによってメ
モリブロックＢＬの左右の間隔（もしくは上下の間隔）
がメモリアレイ全体に亘って広くなってしまい、メモリ
アレイの占有面積ひいてはチップサイズが増大すること
となる。

【００４０】また、図４（Ａ）にはメモリアレイが１つ
の場合が示されているが、図４（Ａ）に示されているよ
うな構成のメモリアレイを１マットとして、それを複数
マット並べて配置することでさらに記憶容量の大きなメ
モリを構成してもよいことはいうまでもない。

【００４１】前述したように、図２の実施例のサブアン
プＳＵＢのＭＯＳＦＥＴ Ｑｎ３，Ｑｎ４のゲート端子
に印加されている制御信号ＢＬＥＱＢとＤＩＯＥＴは、
ロウ系とカラム系のアドレス信号に対応した信号である
ため、図４のレイアウト構成のメモリアレイにおいて１
つのメモリブロックに対応されたサブアンプＳＵＢを選
択的に活性化させて消費電力を減らすことができる。ま
た、そのような選択を行なうための信号を供給する配線
の引き回しが簡単でかつその配線長が比較的短くなるよ
うに設計することが容易にできる。

【００４２】図５に本発明の第２の実施例を示す。この
実施例は、図２の実施例におけるサブアンプＳＵＢの差
動ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２のドレインを直接ロー
カルコモンデータ線ＬＩＯＴ，ＬＩＯＢに接続する代わ
りに、ｐチャネルＭＯＳＦＥＴ Ｑｐ１，Ｑｐ２を介し
て接続するとともに、このｐチャネルＭＯＳＦＥＴＱｐ
１，Ｑｐ２のゲートを、ｎチャネルＭＯＳＦＥＴ Ｑｎ
３のゲートに印加されている制御信号ＤＩＯＲＥＴの反
転信号ＤＩＯＲＥＢで駆動するようにしたものである。
制御信号ＤＩＯＲＥＴは図２の実施例回路における制御
信号ＤＩＯＥＴとリード時は同一でライト時はロウレベ
ルのままとされる信号すなわち図３において点線Ｅで囲
まれたパルスのない信号と考えれば良い。つまり、この
実施例では、サブアンプＳＵＢは書込み時には非活性状
態として増幅動作させないで、メインコモンデータ線Ｍ
ＩＯＴ，ＭＩＯＢに接続されているライトアンプのみで
書込みのためのローカルコモンデータ線ＬＩＯＴ，ＬＩ
ＯＢの駆動を行なうように構成したものである。かかる
構成においても図２の実施例と同様な効果が得られる。

【００４３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、メインアンプとライトアンプをメインコ
モンデータ線ＭＩＯＴ，ＭＩＯＢに接続して書込みと読
出しでメインコモンデータ線ＭＩＯＴ，ＭＩＯＢを共有
するようにしているが、読出し用のメインコモンデータ
線ＭＩＯＴ，ＭＩＯＢとは別個に書込み用のメインコモ
ンデータ線を設けるように構成することも可能である。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミック型ＲＡＭに適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、クロック同期型
スタティックＲＡＭその他、対をなすビット線をコモン
データに接続し電位差を増幅して読出しを行なう方式の
半導体メモリに広く利用することができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４６】すなわち、本発明に従うと、コモンデータ
線を介して初段アンプからの読出し信号を共通の最終ア
ンプに供給する方式の半導体メモリにおいて、コモンデ
ータ線が長くなっても高速の読出しを保証できるととも
に、チップサイズの増大を招くことのない読出し系の回
路を実現することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明を適用して好適なダイナミック型ＲＡＭ
の一実施例を示すブロック図である。

【図２】本発明に係るデータ読出し回路の一実施例を示
す回路構成図である。

【図３】実施例のサブアンプの動作タイミングを示すタ
イミングチャートである。

【図４】本発明の読出し回路を適用して有効なメモリア
レイのレイアウト構成例を示す説明図である。

【図５】本発明に係るデータ読出し回路の他の実施例を
示す回路構成図である。

【図６】従来のサブアンプを設けた読出し系の回路の構
成例を示す回路図である。

【図７】従来のサブアンプ回路の構成例を示す回路図で
ある。

【符号の説明】

１０ メモリアレイ １１ Ｘアドレスバッファ回路 １２ ロウアドレスデコーダ回路 １３ ワードドライバ １４ Ｙアドレスバッファ回路 １５ カラムアドレスデコーダ回路 １６ センスアンプ列＆カラムスイッチ回路 １７ メインアンプ １８ データ出力バッファ １９ データ入力バッファ ２０ ライト回路 ２１ コントロール回路 ２２ サブアンプ回路 ＳＵＢ サブアンプ ＳＡ＆ＣＳＷ センスアンプ＆カラムスイッチ列 ＬＩＯＴ，ＬＩＯＢ ローカルコモンデータ線対 ＭＩＯＴ，ＭＩＯＢ メインコモンデータ線対 Ｑｐｃ１，Ｑｐｃ２ プリチャージ用ＭＯＳＦＥＴ Ｑｎ１，Ｑｎ２ 差動ＭＯＳＦＥＴ

フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 井手 成八 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 坂本 達哉 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B015 HH01 JJ21 KB12 KB13 KB15 KB22 PP02 5B024 AA15 BA09 BA15 BA29 CA07 CA21 5F083 AD00 BS00 GA01 LA03 LA12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルがマトリックス状に配
   置されたメモリアレイ内の互いに対をなすビット線の電
   位を増幅する初段アンプの出力を、アドレス信号に応じ
   てオン、オフ制御されるスイッチ手段を介して他のビッ
   ト線と共通のコモンデータ線対上に出力してコモンデー
   タ線対に接続されている最終アンプでその電位差を増幅
   してデータの読出しを行なうように構成された半導体記
   憶装置において、上記センスアンプ回路とコモンデータ
   線との間に初段アンプで増幅された信号をさらに増幅し
   てコモンデータ線へ出力するサブアンプをそれぞれ設け
   たことを特徴とする半導体記憶装置。
2. 【請求項２】 上記サブアンプは、ソースが共通結合さ
   れ各々のドレインがコモンデータ線にそれぞれ接続され
   るとともに、ゲートとドレインが交差結合された一対の
   差動ＭＯＳＦＥＴと上記共通ソース側に接続された電流
   スイッチング用ＭＯＳＦＥＴとからなる正帰還型の差動
   アンプであり、上記電流スイッチ用ＭＯＳＦＥＴは、動
   作タイミング信号によって制御される第１のＭＯＳＦＥ
   Ｔとアドレス信号に応じてオン、オフ制御される上記ス
   イッチ手段と同一系の制御信号により制御される第２の
   ＭＯＳＦＥＴとが直列形態に接続されてなることを特徴
   とする請求項１に記載の半導体記憶装置。
3. 【請求項３】 上記直列形態の第１および第２のＭＯＳ
   ＦＥＴはそのうちゲート制御信号の振幅のが大きな信号
   が入力される方が接地電位側に配置されていることを特
   徴とする請求項１または２に記載の半導体記憶装置。
4. 【請求項４】 上記第１のＭＯＳＦＥＴは、そのゲート
   端子に印加される動作タイミング信号はロウアドレス系
   の信号に基づいて形成された信号であることを特徴とす
   る請求項１、２または３に記載の半導体記憶装置。
5. 【請求項５】 上記各サブアンプはメモリアレイ形成領
   域とワードドライバ形成領域とセンスアンプ形成領域と
   で挟まれた領域に配置されていることを特徴とする請求
   項１、２、３または４に記載の半導体記憶装置。