JP4767390B2

JP4767390B2 - Ｄｒａｍ

Info

Publication number: JP4767390B2
Application number: JP2000147157A
Authority: JP
Inventors: 静憲大湯; 隆宏熊内
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2011-09-07
Anticipated expiration: 2020-05-19
Also published as: JP2001332706A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えばダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のセンスアンプ部の素子レイアウト技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
２５６Ｍビットのような記憶容量を持つダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の素子分離領域としてＳＧＩ（浅溝絶縁層）を用いるものがある。ＳＧＩでは、浅溝にシリコン酸化膜（ＳｉＯ２）系ＣＶＤ膜を形成して素子分離領域として用いる。このようなＤＲＡＭの例として、培風館発行「超ＬＳＩメモリ」伊藤著がある。
【０００３】
【発明が解決しようとする課題】
図７には、本願発明に先立って検討された２５６ＭビットのＤＲＡＭに用いられているセンスアンプ部の活性領域およびゲート電極の配置が示されている。この配置では、ｎ型チャネルトランジスタが形成される領域とｐ型チャネルトランジスタが形成される領域のいずれの場合も、活性領域の左右において素子分離領域および別の活性領域の配置が異なっている。つまり、ｎ型チャネルトランジスタは、メモリセルとの間にはシェアードスイッチ用のトランジスタが配置され、他方にはパワースイッチ用のトランジスタが配置される。ｐ型チャネルトランジスタは、上記ｎ型チャネルトランジスタとの間に上記パワースイッチ用トランジスタが配置され、他方にはプリチャージ回路を構成するトランジスタが配置される。
【０００４】
同図の素子レイアウトパターンでは活性化領域に斜線が付されており、構造断面ではそれと逆に素子分離領域（ＳＧＩ）に斜線が付されている。ただし、斜線の方向は互いに逆向になっている。上記ＳＧＩからの圧縮応力は、素子分離幅やその配置によって異なってくるため、上記ｎ型チャネルトランジスタが形成される領域とｐ型チャネルトランジスタが形成される領域に加わる圧縮応力は、活性領域の左右で異なってくる。通常シリコン結晶は圧縮応力によってその特性が変化し、しきい値電圧（以下、Ｖｔｈという）への影響としてみてみると１００Ｍｐａの圧縮応力で１０数ｍＶ程度Ｖｔｈが低下する。
【０００５】
したがって、上記活性領域の左右で圧縮応力に差が生じると、ペアトランジスタにＶｔｈ差が生じてしまう。そのＶｔｈ差が、そのままセンスアンプの感度を低下させる。例えば、キャパシタに蓄積された電荷が接合リーク電流によって減少して電荷量が図３の実線に示すような経時変化すると、ワード線を選択状態にした時に選ばれるビット線に現れる信号電圧は、図３の実線に示すような経時変化を示す。ここで、経過時間は、キャパシタに情報を書き込みワード線を非選択状態にした時から選択状態にした時までの時間である。すなわち、センスアンプの感度と信号電圧が一致する時間が情報保持時間に対応する。
【０００６】
上記のようなＶｔｈ差がそのままセンス感度となる場合、図３に示すように、情報保持時間が短くなってしまう。この結果、リフレツシュに必要なサイクルを半分にしなければならなくなり、リフレッシュ特性が劣化してしまう。以上のように、素子の微細化を進めるとＳＧＩ応力の影響を受けて、ペアトランジスタのＶｔｈ差が大きくなって、ペアトランジスタにオフセットを生じしめてしまうことの結果、上記ＤＲＡＭのセンスアンプにあってはリフレッシュ特性を急激に劣化させてしまうことが本願発明者等の研究によって明らかにされた。
【０００７】
この発明の目的は、ＳＧＩ応力の影響を軽減したペアトランジスタを持つ半導体集積回路装置を提供することにある。この発明の他の目的は、素子の微細化を図りつつ、動作マージンの改善を図ったペアトランジスタを持つ半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。ＣＭＯＳラッチ回路を有するセンスアンプを備えたＤＲＡＭにおいて、第１方向に並んで設けられｎ型チャネルＭＯＳＦＥＴからなる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの組が、上記第１方向に直交する第２方向に複数配置される第１素子形成領域と、上記第１素子形成領域に対し上記第１方向に隣接する第２素子形成領域との間に設けられる第１ＳＧＩと、上記第１素子形成領域と、上記第１素子形成領域に対し上記第２素子形成領域とは反対側に上記第１方向に隣接する第３素子形成領域との間に設けられる第２ＳＧＩと、上記第３素子形成領域に対し第３ＳＧＩを介して上記第１方向に隣接し、上記第１方向に並んで設けられｐ型チャネルＭＯＳＦＥＴからなる第３ＭＯＳＦＥＴおよび第４ＭＯＳＦＥＴの組が、上記第２方向に複数配置される第４素子形成領域と、上記第４素子形成領域と、上記第４素子形成領域に対し上記第３素子形成領域とは反対側に上記第１方向に隣接する第５素子形成領域との間に設けられる第４ＳＧＩと、上記第１ＳＧＩに、上記第２方向に沿って設けられる第１ダミー素子形成領域と、上記第２ＳＧＩに、上記第２方向に沿って設けられる第２ダミー素子形成領域と、上記第３ＳＧＩに、上記第２方向に沿って設けられる第３ダミー素子形成領域と、上記第４ＳＧＩに、上記第２方向に沿って設けられる第４ダミー素子形成領域と、を備え、上記第１素子形成領域に設けられる上記第１ＭＯＳＦＥＴおよび上記第２ＭＯＳＦＥＴの組と、上記第４素子形成領域に設けられる上記第３ＭＯＳＦＥＴおよび上記第４ＭＯＳＦＥＴの組とは、ＣＭＯＳラッチ回路を構成し、上記第１ＳＧＩから上記第１素子形成領域に向かう応力と、上記第２ＳＧＩから上記第１素子形成領域に向かう応力との差を軽減するとともに、上記第３ＳＧＩから上記第４素子形成領域に向かう応力と、上記第４ＳＧＩから上記第４素子形成領域に向かう応力との差を軽減するＤＲＡＭである。
【０００９】
【発明の実施の形態】
図４には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００１０】
上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路ＰＥＲＩが設けられる。この周辺回路ＰＥＲＩは、特に制限されないが、ランダム・ロジック回路からなる各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００１１】
上記図示しないが周辺回路ＰＥＲＩの例としては、昇圧電圧発生回路とその動作を制御する制御回路、外部電源電圧ＶＤＤＱを１／２に分圧して、差動回路で構成された入力回路の参照電圧を形成する分圧回路、入出力回路とそのクロックコントロール回路、Ｙプリデコーダとリード／ライトバッファ、周辺回路の動作電圧を形成する降圧回路、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサ、上記降圧電圧ＶＰＥＲＩを安定化する安定化容量、Ｘアドレスラッチ回路、Ｙクロック回路、モードデコーダ／クロックバッファとコマンド回路、Ｙカンウタとその制御回路、リフレッシュ制御回路、ボンディングオプション回路、電源投入検出回路等がある。
【００１２】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００１３】
上記メモリアレイの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。特に制限されないが、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。
【００１４】
上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、チップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、特に制限されないが、そこに安定化容量Ｃが形成される。また、周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【００１５】
この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１６】
１つのサブアレイ１５は、図示しないが例えば５１２本のサブワード線と、それと直交する５１２対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約８Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約８Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では４×８Ｋ×８Ｋ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１７】
上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１８】
図４のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００１９】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【００２０】
この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【００２１】
図５には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００２２】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００２３】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００２４】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたｎ型チャネルの増幅ＭＯＳＦＥＴＱ５，Ｑ６及びｐ型チャネルの増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。ｎ型チャネルＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。ｐ型チャネルＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。ｎ型チャネルの増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、ｎ型チャネルのパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００２５】
特に制限されないが、上記ｐ型チャネルの増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、内部電圧ＶＤＬを供給するｎ型チャネルのパワーＭＯＳＦＥＴＱ１５が設けられる。上記ｎ型チャネルのパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプ活性化信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記ｎ型チャネルＭＯＳＦＥＴＱ１５を十分にオン状態してソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００２６】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００２７】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００２８】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００２９】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたｎ型チャネルＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００３０】
上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記ｎ型チャネルＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにｐ型チャネルＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００３１】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤＱにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００３２】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００３３】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【００３４】
あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【００３５】
図６には、この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。この実施例のＭＯＳＦＥＴに付された回路記号は、前記図５に示したものと対応している。センスアンプの単位回路を前記説明したようにｎ型チャネルＭＯＳＦＥＴＱ５とＱ６及びｐ型チャネルＭＯＳＦＥＴＱ７とＱ８から構成される。これらのラッチ形態のｎ型チャネルＭＯＳＦＥＴＱ５とＱ６及びｐ型チャネルＭＯＳＦＥＴＱ７とＱ８のソースは、前記同じサブアレイに対応して設けられる図示しない他の同様なセンスアンプを構成するｎ型チャネルＭＯＳＦＥＴ及びｐ型チャネルＭＯＳＦＥＴのソースとをそれぞれ共通接続される共通ソース線ＣＳＮとＣＳＰに接続される。
【００３６】
上記共通ソース線ＣＳＮには、タイミング信号ＳＡＮを受けるｎ型チャネルＭＯＳＦＥＴＱ１４を介して動作電圧ＶＳＳＡが供給され、上記共通ソース線ＣＳＰには、タイミング信号ＳＡＰを受けるｎ型チャネルＭＯＳＦＥＴＱ１５を介して動作電圧ＶＤＬが供給される。この実施例では、上記センスアンプの一方の動作電圧とされる接地電位ＶＳＳＡは、前記周辺回路等からのノイズの影響を受けないようにするために、その接地電位ＶＳＳとは分離された接地線により外部端子から供給される接地電位が与えられる。つまり、センスアンプに与えられる接地電位ＶＳＳＡは、上記周辺回路や入出力回路とは別に設けられた配線により外部端子から直接的に回路の接地電位が与えられる。
【００３７】
上記ラッチ回路の一対の入出力ノード（センスノード）ＳＡＴとＳＡＢには、それらを短絡するイコライズＭＯＳＦＥＴＱ１１と、ハーフプリチャージ電圧ＶＢＬＲを上記センスノードＳＡＴとＳＡＢに伝えるプリチャージＭＯＳＦＥＴＱ９とＱ１０とからなるプリチャージ回路が設けられる。また、上記センスノードＳＡＴとＳＡＢは、ゲートにカラム選択信号ＹＳが供給されるカラムスイッチＭＯＳＦＥＴＱ１２とＱ１３を介してローカル入出力線ＬＩＯＴとＬＩＯＢに接続される。上記カラム選択信号ＹＳは、特に制限されないが、４対のＬＩＯに対応した上記選択スイッチＭＯＳＦＥＴに共通に供給される。そして、上記センスアンプ部を挟んで左側に設けられる相補ビット線ＢＬＬＴ，ＢＬＬＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２が設けられ、右側に設けられる相補ビット線ＢＬＲＴとＢＬＲＢとの間には、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４が設けられる。
【００３８】
上記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２のゲートには、制御信号ＳＨＬが供給され、上記シェアードスイッチＭＯＳＦＥＴＱ３とＱ４のゲートには、制御信号ＳＨＲが供給される。上記センスアンプ部の左側の相補ビット線ＢＬＬＴとＢＬＬＢとそれと直交するように配置されたサブワード線ＳＷＬ１，ＳＷＬ２等とのそれぞれの交点に前記のようなアドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミック型メモリセルが設けられる。同様に、上記センスアンプ部の右側の相補ビット線ＢＬＲＴとＢＬＲＢとそれと直交するように配置されたサブワード線ＳＷＬ３，ＳＷＬ４等とのそれぞれの交点に前記のようなアドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓからなるダイナミック型メモリセルが設けられる。
【００３９】
図１には、この発明に係るダイナミック型ＲＡＭに用いられるセンスアンプ部の一実施例の構成図が示されている。前記７と同様に同図の素子レイアウトパターンでは活性化領域に斜線が付されており、構造断面ではそれと逆に素子分離領域（ＳＧＩ）に斜線が付されている。ただし、斜線の方向は互いに逆向になっている。この実施例では、図７と同様に同図の上側から順にシェアードスイッチＭＯＳＦＥＴＱ１−２、プリチャージ回路を構成するＭＯＳＦＥＴＱ９−１１、カラム選択回路を構成するスイッチＭＯＳＦＥＴＱ１２−１３、ＣＭＯＳラッチ回路を構成するｐ型チャネル増幅ＭＯＳＦＥＴＱ７−８、上記パワースイッチＭＯＳＦＥＴＱ１４とＱ１５の形成領域を挟んでＣＭＯＳラッチ回路を構成するｎ型チャネル増幅ＭＯＳＦＥＴＱ５−６、及びシェアードスイッチＭＯＳＦＥＴＱ３−４のように配置される。
【００４０】
上記カラムスイッチＭＯＳＦＥＴＱ１２−１３とｐ型チャネルＭＯＳＦＥＴＱ７−８の間に設けられる活性化領域は、ｐ型チャネルＭＯＳＦＥＴが形成される図示しないｎ型ウェル領域、及びｎ型チャネルＭＯＳＦＥＴが形成される図示しないｐ型ウェル領域にＶＤＬ又はＶＳＳのようなバイアス電圧を与えるコンタクト領域ＣＯＮＴとして用いられる。
【００４１】
上記パワースイッチＭＯＳＦＥＴＱ１４とＱ１５（同図ではそのうちの１つが示されている）は、センスアンプ列に沿ってゲートが延長されるよう、例えば上記シェアードスイッチＭＯＳＦＥＴＱ１−２等に比べてチャンネル幅が十分に大きく、言い換えるならば、素子サイズが大きく形成されて大きな電流を流すことができるようにされる。このようにセンスアンプを駆動するパワースイッチＭＯＳＦＥＴをセンスアンプ列に分散配置した場合には、センスノードとパワースイッチＭＯＳＦＥＴとの間の距離が短くでき、サブアレイに設けられる複数のセンスアンプの動作タイミングを相互に均一にすることができるとともに、クロスエリアを他の回路（例えばメイン入出力線のサブ増幅回路）等を設けるために有効利用することができる。
【００４２】
図１に示すように、センスアンプを構成するｎ型チャネルトランジスタ及びｐ型チャネルトランジスタの活性領域の近傍に別の活性領域が設けられる。つまり、上記各トランジスタＱ５−６とＱ７−８が隣接する素子分離領域ＳＧＩにいわばダミーの活性化領域が応力干渉防止パターンとして設けられる。断面構造において、上記ダミーの活性化領域によってＳＧＩが分断されていることが判る。
【００４３】
この実施例のように、センスアンプを構成するトランジスタの活性領域の近傍に別の活性領域（応力干渉防止パターン）を設けると、その周辺からの受ける応力は別に設けた活性領域に影響するものとなる。つまり、センスアンプを構成するトランジスタの活性領域への応力は、別に設けた活性領域との間のＳＧＩ応力で殆ど決まることになる。すなわち、この実施例において別に設けた活性領域である応力干渉防止用パターンは、その周辺からの応力差を吸収するような役割を果たすものとなる。
【００４４】
当然、センスアンプを構成するトランジスタの活性領域と別に設けた活性領域との間のＳＧＩ応力は、活性領域を別に設けない場合より大きくなる。しかしながら、センスアンプを構成するトランジスタの活性領域と別に設けた活性領域との間隔を同じにすれば、センスアンプを構成するトランジスタの活性領域左右で同等の応力（応力中）となって、ペアＭＯＳＦＥＴＱ５とＱ６及びＱ７とＱ８のＶｔｈ差を小さくすることができる。この結果、センスアンプのオフセットが低減でき、その分感度が高くなって図３の特性図のように２０ｍＶ程度までの信号をセンスすることができ、情報保持時間を前記図７のレイアウトの場合に比べて約２倍も長くすることができる。
【００４５】
基板表面が（１００）面方位から数°オフアングルを持った基板を用いた場合には、図２に示すように、ＳＧＩ側壁の傾きが上記トランジスタの活性領域の両端で異なるものとなる。この場合には、側壁傾きが大きい方のＳＧＩ幅を大きくし、側壁傾きが小さい方のＳＧＩ幅を相対的に小さくする。具体的には、上記のようにダミーの活性化領域（応力干渉防止パターン）を設ける位置を調整して、上記トランジスタの活性化領域に対する傾きが大のときには上記ＳＧＩ幅を大きくし、傾きが小の側ではＳＧＩ幅を小さく設定する。
【００４６】
この理由は、上記ＳＧＩはその密度が粗であるために上記大きな応力を発生させる傾き大のＳＧＩは、その幅を大きくしてＳＧＩ自体で発生する応力を小さくする。つまり、ＳＧＩ自体が応力を吸収してしまうので、その幅を大きくすることで予め発生する応力を小さくしてトランジスタの活性化領域に与える応力を弱めるものである。これに対して、傾き小のＳＧＩでは、ＳＧＩ幅を相対的に小さくして傾き小に見合った大き目の応力を発生させて、上記活性化領域に与える応力のバランスを採るものである。
【００４７】
上記のようにセンスアンプを構成するトランジスタの活性領域の近傍に、その周辺からの応力干渉を少なくするために別の活性領域（応力干渉防止パターン又はダミー活性化領域）を設けことにより、活性領域左右での応力起因のＶｔｈ差を小さくできる。その分センスアンプの感度を高めることができるので、図３に示したように極端な情報保持時間の短縮を防止できる。その結果、リフレッシュ特性劣化を防止することができる。本願発明者による回路シュミレーションにおいては、図７のようなセンスアンプのレイアウトでは約５０ｍＶ程度あったペアトランジスタのＶｔｈ差を２０ｍＶ程度以内にすることができ、情報保持時間を従来の１５０ｍｓから３００ｍｓに約２倍に長くすることができた。
【００４８】
上記の実施例から得られる作用効果は、下記の通りである。
（１）差動形態で動作する第１と第２ＭＯＳＦＥＴとを第１方向に並んで配置し、かかる第１と第２ＭＯＳＦＥＴからなる組の複数個を上記第１方向と直交する第２方向に配置し、上記第１ＭＯＳＦＥＴと隣接する第１素子形成領域との間に設けられる第１ＳＧＩと、上記第２ＭＯＳＦＥＴと隣接する２素子形成領域との間に設けられる第２ＳＧＩのそれぞれにおいて、上記第１ＳＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向かう応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの素子形成領域に向かう応力との差を軽減するように上記第２方向に延長してダミーの素子形成領域を設けて応力干渉防止パターンとしての役割を持たせることにより、上記第１と第２ＭＯＳＦＥＴからなるペア素子のしきい値電圧差を小さくすることができるという効果が得られる。
【００４９】
（２）上記に加えて、上記第１ＳＧＩの上記第１ＭＯＳＦＥＴの素子形成領域に対する第１側壁の傾きが、上記第２ＳＧＩの上記第２ＭＯＳＦＥＴの素子形成領域に対する第２側壁の傾きより大きいとき、上記第１ＳＧＩにおける応力干渉防止用パターンと上記第１側壁との間の幅を、上記第２ＳＧＩにおける応力干渉防止用パターンと上記第２側壁との間の幅に比べて大きくすることにより、基板表面が（１００）面方位から数°オフアングルを持った基板を用いた場合にも上記第１と第２ＭＯＳＦＥＴからなるペア素子のしきい値電圧差を小さくすることができるという効果が得られる。
【００５０】
（３）上記に加えて、複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のダイナミック型メモリセルからなるメモリセルアレイを持つダイナミック型ＲＡＭにおいて、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを、ｎ型チャネルＭＯＳＦＥＴにより構成される一対と、ｐ型チャネルＭＯＳＦＥＴにより構成される一対とによってＣＭＯＳラッチ回路を構成するものとし、上記複数の相補ビット線対の信号を増幅するセンスアンプとすることにより、動作マージンの改善を図ることができるという効果が得られる。
【００５１】
（４）上記に加えて、上記ＣＭＯＳラッチ回路は上記メモリセルアレイの２つの間に配置し、上記２つのメモリセルアレイの間には、上記ＣＭＯＳラッチ回路の他に、上記ビット線をプリチャージするプリチャージ回路、上記２つのメモリセルアレイのビット線と上記ＣＭＯＳラッチ回路の入出力ノードとの間に設けられる選択スイッチ回路、及び上記ＣＭＯＳラッチ回路の入出力ノードと入出力線との間に設けられるカラムスイッチ回路を設けことにより、高密度の回路レイアウトを実現しつつ、動作マージンの改善、ひいてはメモリセルの情報保持時間を長くすることができるという効果が得られる。
【００５２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、センスアンプは、前記のようなシェアードセンスアンプ方式のものの他、ビット線とセンスアンプとが一対一に対応して設けちらるもの、あるいは１交点方式のものにも同様に適用することができる。この発明に係るペアＭＯＳＦＥＴ（トランジスタ）は、前記のようなセンスアンプを構成するものの他、多数のペア素子が並んで配置される各種ＭＯＳＦＥＴ回路に広く利用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。差動形態で動作する第１と第２ＭＯＳＦＥＴとを第１方向に並んで配置し、かかる第１と第２ＭＯＳＦＥＴからなる組の複数個を上記第１方向と直交する第２方向に配置し、上記第１ＭＯＳＦＥＴと隣接する第１素子形成領域との間に設けられる第１ＳＧＩと、上記第２ＭＯＳＦＥＴと隣接する２素子形成領域との間に設けられる第２ＳＧＩのそれぞれにおいて、上記第１ＳＧＩから上記第１ＭＯＳＦＥＴの素子形成領域に向かう応力と、上記第２ＳＧＩから上記第２ＭＯＳＦＥＴの素子形成領域に向かう応力との差を軽減するように上記第２方向に延長してダミーの素子形成領域を設けて応力干渉防止パターンとしての役割を持たせることにより、上記第１と第２ＭＯＳＦＥＴからなるペア素子のしきい値電圧差を小さくすることができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭに用いられるセンスアンプ部の一実施例を示す構成図である。
【図２】この発明の他の一実施例を示す概略形成領域断面図である。
【図３】この発明を説明するためのメモリセルの情報記憶特性図である。
【図４】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図５】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にし一実施例の回路図である。
【図６】この発明が適用されるダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。
【図７】本願発明に先立って検討された２５６ＭビットのＤＲＡＭに用いられているセンスアンプ部の構成図である。
【符号の説明】
Ｑ１〜Ｑ２０…ＭＯＳＦＥＴ、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＭＷＤ…メインワードドライバ、ＰＥＲＩ…周辺回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ回路、ＲＯＷＲＥＤ…Ｘ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ回路、ＣＯＬＲＥＤ…Ｙ系救済回路、
１５…サブアレイ、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差アリア、５１…アドレスバッファ、５２…プリデコーダ、１１…メインローデコーダ、１２…メインワードドライバ、５３…カラムデコーダ、６１…メインアンプ、６２…入力バッファ、６３…出力バッファ。

Claims

ＣＭＯＳラッチ回路を有するセンスアンプを備えたＤＲＡＭにおいて、
第１方向に並んで設けられｎ型チャネルＭＯＳＦＥＴからなる第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴの組が、上記第１方向に直交する第２方向に複数配置される第１素子形成領域と、
上記第１素子形成領域に対し上記第１方向に隣接する第２素子形成領域との間に設けられる第１ＳＧＩと、
上記第１素子形成領域と、上記第１素子形成領域に対し上記第２素子形成領域とは反対側に上記第１方向に隣接する第３素子形成領域との間に設けられる第２ＳＧＩと、
上記第３素子形成領域に対し第３ＳＧＩを介して上記第１方向に隣接し、上記第１方向に並んで設けられｐ型チャネルＭＯＳＦＥＴからなる第３ＭＯＳＦＥＴおよび第４ＭＯＳＦＥＴの組が、上記第２方向に複数配置される第４素子形成領域と、
上記第４素子形成領域と、上記第４素子形成領域に対し上記第３素子形成領域とは反対側に上記第１方向に隣接する第５素子形成領域との間に設けられる第４ＳＧＩと、
上記第１ＳＧＩに、上記第２方向に沿って設けられる第１ダミー素子形成領域と、
上記第２ＳＧＩに、上記第２方向に沿って設けられる第２ダミー素子形成領域と、
上記第３ＳＧＩに、上記第２方向に沿って設けられる第３ダミー素子形成領域と、
上記第４ＳＧＩに、上記第２方向に沿って設けられる第４ダミー素子形成領域と、
を備え、
上記第１素子形成領域に設けられる上記第１ＭＯＳＦＥＴおよび上記第２ＭＯＳＦＥＴの組と、上記第４素子形成領域に設けられる上記第３ＭＯＳＦＥＴおよび上記第４ＭＯＳＦＥＴの組とは、ＣＭＯＳラッチ回路を構成し、
上記第１ＳＧＩから上記第１素子形成領域に向かう応力と、上記第２ＳＧＩから上記第１素子形成領域に向かう応力との差を軽減するとともに、上記第３ＳＧＩから上記第４素子形成領域に向かう応力と、上記第４ＳＧＩから上記第４素子形成領域に向かう応力との差を軽減する、ことを特徴とするＤＲＡＭ。
請求項１において、
上記第１ダミー素子形成領域および上記第２ダミー素子形成領域と、上記第１素子形成領域との各々の間隔が等しくなるように配置されると共に、
上記第３ダミー素子形成領域および上記第４ダミー素子形成領域と、上記第４素子形成領域との各々の間隔が等しくなるように配置されることを特徴とするＤＲＡＭ。
請求項１において、
上記第２素子形成領域にはシェアードスイッチＭＯＳＦＥＴが、上記第３素子形成領域にはパワースイッチＭＯＳＦＥＴが、上記第５素子形成領域にはコンタクト用活性化領域が、各々配置されることを特徴とするＤＲＡＭ。