KR101070552B1 - 반도체 기억 장치 - Google Patents

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KR101070552B1
KR101070552B1 KR1020050018011A KR20050018011A KR101070552B1 KR 101070552 B1 KR101070552 B1 KR 101070552B1 KR 1020050018011 A KR1020050018011 A KR 1020050018011A KR 20050018011 A KR20050018011 A KR 20050018011A KR 101070552 B1 KR101070552 B1 KR 101070552B1
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다까유끼 가와하라
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

미세화가 진행되면, 센스 앰프의 오프셋이 증가하여, 판독 시에 오동작이 나타나, 칩의 수율을 저하시킨다. 복수의 풀다운 회로와 하나의 풀업 회로로 구성되는 센스 앰프 회로를 갖는다. 또한, 복수의 풀다운 회로 중, 그 하나에서, 풀다운 회로를 구성하는 트랜지스터는 다른 쪽 풀다운 회로를 구성하는 트랜지스터보다 채널 길이나 채널 폭 등의 상수가 큰 것을 특징으로 한다. 또한, 복수의 풀다운 회로 중, 트랜지스터의 상수가 큰 풀다운 회로를 먼저 활성화하고, 그 후 다른 하나의 풀다운 회로와 풀업 회로를 활성화하여 판독을 행한다.
Figure R1020050018011
센스 앰프 회로, 오프셋, 풀다운 회로, 풀업 회로, 메모리셀, 판독

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 반도체 기억 장치의 센스 앰프 회로 부분의 기본적인 구성을 도시하는 실시예 1.
도 2는 도 1의 실시예의 센스 앰프 회로를 이용하여 구성한 뱅크의 일례.
도 3은 도 1의 센스 앰프의 동작 파형의 일례를 도시하는 도면.
도 4는 도 2의 센스 앰프 어레이의 평면 레이아웃의 일부를 도시하는 도면.
도 5는 도 2의 센스 앰프 어레이의 평면 레이아웃의 일부를 도시하는 도면.
도 6은 도 1에서의 메모리셀의 평면 레이아웃의 일례를 도시하는 도면.
도 7은 도 2에서의 뱅크의 일부분의 단면 구조예.
도 8은 도 1의 센스 앰프를 이용하여 구성한 반도체 기억 장치의 블록도의 일례.
도 9는 도 2의 센스 앰프 어레이의 평면 레이아웃의 변형예의 일례를 도시하는 도면.
도 10은 도 9의 센스 앰프의 레이아웃을 실시한 경우의, 센스 앰프의 동작 파형의 일례.
도 11은 네거티브 서브워드 드라이버의 회로 구성을 도시하는 도면.
도 12는 도 11의 네거티브 서브워드 드라이버를 본 발안의 센스 앰프에 실시 한 경우의 동작 파형의 일례를 도시하는 실시예 2.
도 13은 본 발명의 반도체 기억 장치의 센스 앰프 회로 부분의 기본적인 구성을 도시하는 실시예 3.
도 14는 도 13의 센스 앰프의 동작 파형의 일례를 도시하는 도면.
도 15는 도 13의 센스 앰프를 복수 이용하여 구성한 센스 앰프 어레이의 평면 레이아웃의 일례를 도시하는 도면.
도 16은 본 발명의 반도체 기억 장치의 센스 앰프 회로 부분의 기본적인 구성을 도시하는 실시예 4.
도 17은 도 16의 센스 앰프의 동작 파형의 일례를 도시하는 도면.
도 18은 종래의 센스 앰프 회로의 일례를 도시하는 도면.
도 19는 종래의 센스 앰프 회로의 동작 파형의 일례를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
SA0∼SA2 : 센스 앰프 회로
SHR : 스위치 트랜지스터
SHRL, SHRR : 스위치 트랜지스터 구동선
YSW : 컬럼 스위치
YS, YS0, YS1, YS2 : 컬럼 스위치 구동선
LI0T, LI00T, LI01T, LI0B, LI00B, LI01B : 로컬 데이터선
PCH : 프리차지 회로
DLEQ : 프리차지 회로 구동선
VDLR : 프리차지 전압
NDRV, NDRV0, NDRV1, NDRV2 : 풀다운 회로
PDRV, PDRV0, PORV1 : 풀업 회로
CSN, CSN0, CSN1, CSP, CSP0, CSP1 : 커먼 소스선
φCSN0, φCSN1, φCSP : 커먼 소스 제어선
WL, WL0∼WL5 : 서브워드선
DLT, DLT0∼DLT2, DLB, DLB0∼DLB1 : 데이터선
MC : 메모리셀
CS0 : 셀 커패시터
PLT : 플레이트 전극
TN0 : 액세스 트랜지스터
SAA-R, SAA-L : 센스 앰프 어레이
SARY, SARY0 : 서브 어레이
VSS-U, VSS-D : 접지 전압
SWD : 서브워드 드라이버
SWDA-U, SWDA-D : 서브워드 드라이버 어레이
BANK, BANK0∼BANK3 : 뱅크
VDL_DRV, VDL_DRV0, VDL_DRV1, VSS_DRV, VSS_DRV0, VSS_DRV1 : 커먼 소스 드라이버
CCNT : 셀 컨택트
FGCNT : 게이트 컨택트
LCNT : 확산층 컨택트
DLCNT : 데이터선 컨택트
SN : 축적 노드
SNCNT : 축적 노드 컨택트
LPAD : 랜딩 패드
LN, LP, ACT : 확산층 및 확산층 배선층
FG : 게이트 전극 및 게이트 배선층
M1 : 제1층의 금속 배선층
M2 : 제2층의 금속 배선층
M3 : 제3층의 금속 배선층
V1, V2 : 컨택트
PW : P웰 기판
NW : N웰 기판
DNWELL : 딥 N웰 기판
PSUB : P형 기판
VBB : 기판 전위
SDRAM : 싱크로너스 다이나믹 메모리
ADDRESS BUFFER : 어드레스 버퍼
COLUMN ADDRESS BUFFER : 컬럼 어드레스 버퍼
COLUMN ADDRESS COUNTER : 컬럼 어드레스 카운터
ROW ADDRESS BUFFER : 로우 어드레스 버퍼
REFRESH COUNTER : 리프레시 카운터
BANK SELECT : 뱅크 셀렉트
MODE RESISTER : 모드 레지스터
ROW DEC : 로우 디코더
COLUMN DEC : 컬럼 디코더
SENSE AMP : 메인 센스 앰프
MEMORY CELL ARRAY : 메모리셀 어레이
Din BUFFER : 데이터 입력 버퍼
Dout BUFFE : 데이터 출력 버퍼
DQS BUFFER : 데이터 버퍼
DLL : 딜레이 로크 루프
CONTROL LOGIC : 컨트롤 로직
CLK, /CLK : 클럭
CKE : 클럭 인에이블 신호
/CS : 칩 셀렉트 신호
/RAS : 로우 어드레스 스트로브 신호
/CAS : 컬럼 어드레스 스트로브 신호
/WE : 라이트 인에이블 신호
DW : 데이터 라이트 신호
DQS : 데이터 스트로브 신호
DQ : 데이터
INV0, INV1 : 인버터
TN1∼TN4 : NMOS 트랜지스터
TP1∼TP3 : PMOS 트랜지스터
VPP : 워드선 전압
VKK : 네거티브 워드선 전압
VDL : 데이터선 전압
VSS : 접지 전압
MWL : 메인 워드선
FX, FXB : 서브워드선 제어 신호
NSWD : 네거티브 서브워드 드라이버
[특허 문헌 1] 일본특허공개 평7-226081호 공보
[특허 문헌 2] 일본특허공개 평2-146177호 공보
[비특허 문헌 1] Kiyoo Itoh, "VLSI Memory Chip Design", pp.195-247, Springer, 2001
[비특허 문헌 2] Sang Hoon Hong et al., ISSCC2002 Dig. Tech. Papers, pp.154-155
[비특허 문헌 3] Jae-Yoon Si㎜ et al., 2003 Symposium on VLSI Circuits Dig. Tech. Papers, pp.289-292
본 발명은 반도체 기억 장치에 관한 것이다. 특히, 저전력, 고속, 고집적의 반도체 기억 장치 및 논리 회로와 반도체 기억 장치를 집적한 반도체 장치의 차동 증폭 동작의 부분에 관한 것이다.
반도체 기억 장치의 하나인 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory, 이하 DRAM이라고 함)는 대형 컴퓨터, 퍼스널 컴퓨터의 메인 메모리나, 휴대 전화, 디지털 카메라와 같은 디지털 가전의 워크 메모리 등, 우리가 일상 이용하는 여러 가지 전자 기기에 수없이 많이 탑재되어 있다. 이에 더하여, 최근의 기기의 저소비 전력화, 고성능화의 니즈에 수반하여, 탑재되는 DRAM도 저전력화, 고속화, 대용량화와 같은 고성능화가 강력하게 요구되고 있다.
고성능 DRAM을 실현하기 위해, 가장 유효한 수단으로서 들고 있는 것이, DRAM의 메모리셀에 이용되는 셀 트랜지스터나, 셀 커패시터를 미세화하는 것이다. 미세화함으로써, 메모리셀을 작게 할 수 있다. 그 때문에 데이터선 길이가 짧게 되어, 데이터선의 기생 용량을 저감할 수 있으므로, 저전압 동작이 가능하게 되어, 저전력화를 실현할 수 있다. 또한, 데이터선의 기생 용량을 저감할 수 있으므로, 고속의 센스 앰프 동작이 가능하게 된다. 또, 메모리의 대용량화에 의해 기기의 고성능화를 실현할 수 있는 등, 미세화에 의해 입는 혜택은 매우 많다. 따라서, 현행 제품 뿐만 아니라 향후 개발되는 제품도, 일반적으로는 미세화에 의해 고성능화가 추진될 것이라고 생각된다.
그러나, 현행의 제품과 같이, O.1㎜ 노드, 혹은 그 이후의 0.065㎜, 0.045㎜ 노드에서는, 상술한 바와 같은 고성능화의 효과만이 아니라, 미세화가 진행됨에 따라, 여러 가지 부작용이 나타난다. 그 부작용이란, 미세화에 의해 증가하는 소자 특성의 불균일에 의해, 메모리셀의 신호를 판독할 때에 생기는 오동작을 말한다. 여기서, 소자 특성의 불균일이란, 예를 들면 셀 트랜지스터의 임계치 전압이나, 셀 트랜지스터로부터 흐르는 리크 전류의 크기의 분산치(평균치로부터의 흩어진 정도)이다. 이와 같이, 소자 특성의 불균일이 크면, DRAM의 데이터 보관 특성이 열화하여, 칩의 제품 수율이 저하하는 등의 문제를 일으킨다. 특히, 센스 앰프 회로의 임계치 전압의 불균일이 향후 현저하게 증가할 것이 우려된다. 그 이유는, 최근의 DRAM에서는 메모리셀의 데이터선 피치가 매우 좁기 때문에, 데이터선에 접속되는 센스 앰프 회로를 작게 레이아웃하여 배치할 필요가 있기 때문이다. 이 때문에, 센스 앰프를 구성하는 트랜지스터의 가공 오차가 크게 되어, 그 트랜지스터의 임계치 전압의 불균일을 증대시킨다. 일반적으로, 이 문제는 센스 앰프의 오프셋이라고 불리며, DRAM의 성능에 대하여 매우 큰 영향을 미치는 사항의 하나이다. 또한, 센스 앰프의 오프셋 문제는 비특허 문헌 1에 상세하게 기재되어 있고, 오프셋을 저감하는 것은 DRAM의 제품 수율 향상에 크게 기여하는 것이 잘 알려져 있다. 따라서, 미세화에 의한 고성능화를 실현하기 위해서는, 프로세스 개선에 의한 가공 오 차 저감 뿐만 아니라, 센스 앰프 오프셋을 억제하도록 회로 대책을 강구하는 것이 향후 매우 중요한 기술로 된다.
이와 같은 과제의 해결을 시도한 최근의 예로서, 비특허 문헌 2에서는 센스 앰프의 오프셋을 상쇄하는 기술이 개시되어 있다. 이 방법은 커런트 미러 작동 앰프를 이용하여 데이터선의 프리차지 전압을 보정함으로써, 실질적으로 센스 앰프의 오프셋을 작게 할 수 있다. 그러나, 이 방법은 센스 앰프에 추가하는 소자 수가 매우 많아 센스 앰프의 면적이 크게 되어, 칩 사이즈의 증가를 초래한다. 또한, 구동하는 제어 신호도 증가하기 때문에, 타이밍 마진이 증가하여, 속도의 저하도 우려된다. 또한, 비특허 문헌 3에서는 전하 전송형의 센스 앰프가 개시되어 있다. 이 방법은, 데이터선에 접속되는 스위치 트랜지스터를 통해, 센스 앰프 등의 주변 회로에 축적된 전하를 메모리셀측의 데이터선에 전송하여, 센스 앰프에 큰 전위차를 발생시키는 수법이다. 그 때문에, 센스 앰프의 오프셋이 증가한 경우에서도, 오프셋 이상의 전위차를 센스 앰프에 인가할 수 있으므로, 본질적으로 불균일에 강하고 저전압 동작이 뛰어나다. 그러나, 이 수법도, 추가의 프리차지 회로나 재기록용의 스위치 트랜지스터 등, 추가 소자 수가 많아, 칩 사이즈의 증가를 부르는 등의 과제가 남는다.
상기한 바와 같은 상황 하에서 본 발명이 해결하려고 하는 과제는, 추가 소자 수가 적고, 고속 동작이 가능하면서, 센스 앰프의 오프셋을 저감할 수 있는 센스 앰프 회로를 실현하는 것이다.
본 발명자들은 상기 과제를 해결하기 위해, 본원에 앞서 센스 앰프의 오프셋의 판독 동작에 미치는 영향과, 최소한의 트랜지스터의 추가로 실현 가능한, 오프셋 저감할 수 있는 센스 앰프의 구성에 대하여 검토하였다.
도 18은 대표적인 DRAM의 회로 구성을 도시하는 도면이다. 도 18에서, 메모리셀 MC는 드레인이 데이터선 DLB에 접속된 액세스 트랜지스터 TNO와, 전극의 한쪽이 액세스 트랜지스터 TNO의 소스에 접속된 셀 커패시터 CS0로 구성된다. 또, 여기서는, 메모리셀 MC에 L의 전위가 유지되고 있다고 하고, 이후 설명한다. 복수의 메모리셀이 접속된 데이터선쌍 DLT, DLB는, 스위치 트랜지스터 SHR을 통해, 센스 앰프 회로 SAO에 접속되어 있다. 센스 앰프 회로 SAO는 컬럼 스위치 YSW, 프리차지 회로 PCH, 풀다운 회로 NDRV, 풀업 회로 PDRV로 구성된다. 도 19는, 도 18의 종래의 센스 앰프 회로 SAO를 사용하여, 메모리셀 MC의 신호를 판독하였을 때의 타이밍 파형으로서, 오동작이 일어난 것을 도시하고 있다. 우선, 프리차지 회로 PCH를 구동하여 데이터선을 프리차지한다. 그 후, 프리차지 회로 PCH를 니게이트하여, 선택 서브 어레이 SARY측의 스위치 트랜지스터 SHRL은 하이로 드라이브한 상태를 유지하여 두고, 다른 하나의 스위치 트랜지스터 SHRR은 로우로 니게이트한다. 서브워드선 WLO가 어서트되면, 메모리셀 MC로부터 데이터선 DLB에 L에 대응한 미소한 신호가 출력되어, 데이터선쌍에 신호차 dVsig가 나타난다.
그 후, 풀다운 회로 NDRV의 커먼 소스선 CSN과 풀업 회로 PDRV의 커먼 소스선 CSP를 각각 접지 전압 VSS, 데이터선 전압 VDL로 구동함으로써, 통상의 경우, 파선으로 나타낸 바와 같이 미소한 전위차 dVsig가 하이 레벨의 VDL과 로우 레벨의 VSS까지 증폭되고, 컬럼 스위치 YSW 및 로컬 데이터선 LI0T, LI0B를 경유하여, 후단의 회로까지 전송된다. 그러나, 앞서 설명한 바와 같이, 미세화가 진행되면, 센스 앰프의 오프셋이 증가한다. 예를 들면, 도 18에서, 풀다운 회로 NDRV의 NMOS 트랜지스터 TN1의 임계치 전압 VTN1과 NMOS 트랜지스터 TN2의 임계치 전압 VTN2의 차 VTN1-VTN2가 미소한 신호차 dVsig보다 크게 되고, 동시에, 풀업 회로 PDRV의 PMOS 트랜지스터 TP1의 임계치 전압 VTP1과 PMOS 트랜지스터 TP2의 임계치 전압 VTP2의 차 VTP1-VTP2가 미소한 신호차 dVsig보다 크게 되는 경우가 있다. 이 경우, 데이터선 DLT가 데이터선 DLB보다 강하게 L측으로 드라이브되기 때문에, 도 19의 실선으로 나타낸 바와 같이 판독 오동작이 생긴다.
이와 같은 오동작을 방지하기 위해서는, 풀다운 회로 NDRV나 풀업 회로 PDRV를 구성하는 트랜지스터의 상수를 크게 하여 오프셋을 저감한다. 혹은, 미소한 신호차 dVsig를 적어도 오프셋 이상의 전압차로 증폭하는 프리 앰프 기능을 추가하면 된다. 전자의 구체적인 수단으로서는, 단순하게 풀다운 회로 NDRV와 풀업 회로 PDRV를 구성하는 트랜지스터 TN1, TN2, TP1, TP2의 채널 길이나 채널 폭을 크게 하여, 오프셋을 저감하는 방법을 들 수 있다. 그러나, 이 방법이라면, 채널 길이가 길게 됨으로써, 센스 앰프 회로 SAO의 구동 전류가 저하하는 경우가 있어, 메모리의 액세스 속도가 떨어질 가능성이 있다. 한편, 프리 앰프 기능을 추가하는 방법으로서는, 예를 들면 풀다운 회로 NDRV를 하나 더 추가하면 된다. 추가한 풀다운 회로를 먼저 구동하고, 데이터선을 최초부터 있는 풀다운 회로 및 풀업 회로의 오프셋 이상의 전압차까지 프리 앰프하면, 판독 오동작을 막을 가능성이 있다.
또한, 추가 트랜지스터도 2개로 적고, 면적 증가도 최소한으로 억제된다. 이러한 회로 구성의 공지예로서 특허 문헌 1, 특허 문헌 2에는 복수의 풀다운 회로를 이용한 센스 앰프 회로가 개시되어 있다. 이 개시된 수법은 추가 회로가 적고, 면적 오버헤드도 작다. 그러나, 이들 방법은 센스 앰프 회로의 고속화에 대하여 검토되어 있지만, 오프셋을 저감하여 판독 오동작을 방지하는 수단에 대해서는 고려되어 있지 않다. 즉, 개시된 수법에서는 프리 앰프 기능을 갖고 있지 않기 때문에, 원리적으로 오프셋의 문제점이 해결되어 있지 않다.
이상과 같은 상황 하에서, 본 발명의 목적의 하나는, 장래 현저하게 되는 센스 앰프 오프셋을 저감하여, 판독 오동작을 방지하는 것이다. 또한, 본 발명의 또 다른 목적의 하나는, 오프셋을 저감하면서, 센스 앰프 회로 SAO의 레이아웃 면적을 도모하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
복수의 메모리셀과 복수의 센스 앰프 회로로 이루어지는 반도체 기억 장치로서, 상기 센스 앰프 회로는 적어도 2개 이상의 풀다운 회로를 갖는다. 또한, 상기 풀다운 회로의 1개를 먼저 구동하고, 후단의 풀다운 회로 및 풀업 회로의 오프셋 이상으로 데이터선을 증폭한 후, 상기 후단의 풀다운 회로와 상기 후단의 풀업 회로를 구동한다. 이 때, 상술한 먼저 구동하는 풀다운 회로에서는, 트랜지스터의 오프셋이 작게 되도록, 미리 트랜지스터의 채널 길이이나 채널 폭을 크게 해 두면 된다. 또한, 상기 센스 앰프는 복수의 풀업 회로로 구성되어도 된다.
이하, 도면을 이용하여 본 발명의 실시예를 설명한다. 실시예의 각 블록을 구성하는 트랜지스터는, 특히 제한되지 않지만 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된다. 즉, 웰과 소자 분리 영역과 산화막이 형성되는 공정 후, 게이트 전극과 소스·드레인 영역을 형성하는 제1 및 제2 반도체 영역을 형성하는 공정을 포함하는 공정에 의해 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로 기호는 게이트에 동그라미 표시를 붙이지 않은 것은 N형 MOSFET(NMOS)를 나타내고, 게이트에 동그라미 표시를 붙인 P형 MOSFET(PMOS)와 구별된다. 이하, MOSFET를 간략화하여 MOS 혹은 MOS 트랜지스터라고 부르기로 한다. 단, 본 발명은 금속 게이트와 반도체층 사이에 형성된 산화막을 포함하는 전계 효과 트랜지스터만에 한정되는 것이 아니라, 절연막을 사이에 포함하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용된다.
도 1은 본 발명의 실시예 1인 센스 앰프 회로 SAO와 이에 접속되는 복수의 메모리셀 MC를 도시하는 도면이다. 도 2는 본원의 실시예 1인 센스 앰프 회로 SAO로 구성되는 센스 앰프 회로 어레이 SAA-R, SAA-L과, 복수의 메모리셀 MC로 이루어지는 서브 어레이 SARY0와, 복수의 서브워드 드라이버 SWD로 이루어지는 서브워드 어레이 SWDA-U, SWDA-D로 구성되는 뱅크 BANK를 도시하는 도면이다. 도 3은 도 1에 도시한 센스 앰프 회로 SAO의 타이밍 파형을 도시하는 도면이다. 도 4, 도 5는 도 1에 도시한 센스 앰프 회로 SAO의 레이아웃도이다. 도 6은 도 1에 도시한 복수의 메모리셀 MC의 평면 레이아웃이다. 도 7은 도 6에 도시한 복수의 메모리셀 MC와 센스 앰프 회로 SAO의 단면도의 일부를 도시한 도면이다. 도 8은 도 2에 도시한 뱅크 BANK를 복수 이용하여 구성한 DRAM의 블록도를 도시하고 있다.
도 9는 도 1에 도시한 센스 앰프 회로 SAO의 레이아웃의 변형예를 도시한 도면이다. 도 10은 도 9에 도시한 센스 앰프 회로 SAO의 타이밍 파형을 도시하는 도면이다. 도 11은 워드선에 부전압을 인가하기 위한 서브워드 드라이버 회로의 구체예이다. 도 12는 본 실시의 센스 앰프 회로에 네거티브 서브워드 드라이버를 적용한 실시예 2의 동작 파형을 도시하고 있다. 도 13은 본 발명의 실시예 3로서, 복수의 풀업 회로를 이용하여 구성한 센스 앰프 회로의 일례이다. 도 14는 도 13의 센스 앰프 회로의 동작 파형을 도시한 도면이다. 도 15는 도 14의 센스 앰프 회로를 복수 이용하여 구성된 센스 앰프 어레이의 평면 레이아웃이다. 도 16은 본 발명의 실시예 4로서, 풀다운 회로와 풀업 회로를 한개씩 이용하여 구성한 센스 앰프 회로의 일례이다. 도 17은 도 16의 센스 앰프 회로의 동작 파형을 도시하는 도면이다. 도 18은 종래의 센스 앰프 회로를 도시하는 도면이다. 도 19는 도 18의 종래의 센스 앰프 회로의 동작 파형과 그 오동작에 대하여 설명한 도면이다.
[실시예 1]
이하에서는, 우선 도 1∼도 10에 대하여 설명한다.
도 1의 실시예에서는, 복수의 풀다운 회로 NORV0, NDRV1, 하나의 풀업 회로 PDRV, 스위치 트랜지스터 SHR, 컬럼 스위치 YSW, 프리차지 회로 PCH로 구성되는 센 스 앰프 회로 SA0와, 복수의 메모리셀 MC로 구성되는 서브 어레이 SARY0가 기재되어 있다. 또한, 각각의 기호는, 풀다운 회로 NDRVO, NDRV1을 구동하는 커먼 소스선 CSN0, CSN1, 풀업 회로 PDRV를 구동하는 커먼 소스선 CSP, 스위치 트랜지스터 구동선 SHRR, SHRL, 컬럼 스위치 구동선 YS, 로컬 데이터선 LI0T, LI0B, 프리차지 구동선 DLEQ, 프리차지 전압 VDLR, 서브워드선 WL0∼WL3, 데이터선 DLT, DLB, 액세스 트랜지스터 TN0, 셀 커패시터 CS0, 플레이트 전극 PLT를 나타내고 있다.
복수의 메모리셀 MC는 N형 채널 MOS 트랜지스터 TN0와 커패시터 CS0를 각각 구비하는 DRAM 메모리셀이다. 풀업 회로 PDRV는 한쪽 게이트와 다른 쪽 드레인이 서로 접속된 P형 채널의 MOS 트랜지스터쌍으로 구성되고, 풀다운 회로 NDRVO, NDRV1은 각각, 한쪽 게이트와 다른 쪽 드레인이 서로 접속된 N형 채널의 MOS 트랜지스터쌍으로 구성된다.
도 1에 도시하는 바와 같이, 본 실시예에서의 복수의 풀다운 회로 중, 풀다운 회로 NDRVO를 구성하는 트랜지스터는 풀다운 회로 NDRV1을 구성하는 트랜지스터와 비교하면, 예를 들면 채널 길이가 길다, 채널 폭이 넓다와 같이, 그 트랜지스터의 구동력(상수)이 크다. 트랜지스터의 상수를 크게 하는 이유는, 풀다운 회로 NDRVO의 구동 전류를 크게 하여, 오프셋도 더 저감할 수 있기 때문이다. 이 때, 다른 하나의 풀다운 회로 NDRV1을 구성하는 NMOS 트랜지스터의 채널 길이는 짧거나, 혹은 채널 폭은 넓은 편이 바람직하다. 그 이유는, 풀다운 회로 NDRVO를 구성하는 트랜지스터의 채널 길이가 길기 때문에, 풀다운 회로 NDRV0의 구동 전류가 저하하는 경우가 있다. 따라서, 풀다운 회로 NDRV1을 구성하는 트랜지스터의 채널 길이를 짧게 하거나, 혹은 채널 폭을 넓게 하여, 구동 전류를 크게 취할 수 있도록 하여 두면, 데이터선을 보다 고속으로 증폭할 수 있기 때문이다. 이와 같이, 오프셋을 충분히 저감한 풀다운 회로 NDRVO만을 추가하여, 커먼 소스선 CSN0를 구동하고, 후단의 풀다운 회로 NDRV1, 풀업 회로 PDRV의 오프셋보다 큰 전압차까지 데이터선쌍을 프리 앰프하기만 하면, 판독 오동작을 막을 수 있다. 또, 동작의 상세는 후술한다.
도 2는 본 발안의 실시예인 센스 앰프 회로 SAO를 복수 이용한 센스 앰프 어레이 SAA-R, SAA-L과 서브 어레이 SARY0, 서브워드 드라이버 SWDA-U, SWDA-D를 이용하여 구성한 뱅크 BANK의 구체예이다. 도 2의 예에서는, 커먼 소스 제어선 φCSN0, φCSN1, φCSP는 복수의 센스 앰프 회로 SAO∼SA5에 대하여 하나씩 배치되어 있다. 커먼 소스 제어선 φCSN0, φCSN1, φCSP에 의해 제어되는 커먼 소스선을 구동하는 회로 VSS_DRV0, VSS_DRV1, VDL_DRV는 서브 어레이 SARY0마다 1쌍씩 설치되고, 센스 앰프 어레이 SAA-R, SAA-L은 소위 분산 드라이브 방식을 이용하고 있다. 서브워드 드라이버 SWDA-U, SWDA-D는 서브 어레이 SARY0마다 설치되고, 서브 어레이 SARY0 내의 서브워드선 WLO, WL1, WL2, WL3, WL4, WL5를 어드레스의 선택에 의해 구동하고 있다. VSS-U, VSS-D는 접지 전압이다.
도 1의 센스 앰프 회로 SAO는, 도 18의 구성과 비교하면, 추가 트랜지스터가 한쌍의 NMOS 트랜지스터뿐이기 때문에, 면적 증가가 매우 작다. 따라서, 도 2에 도시하는 바와 같은, 좁은 데이터선 피치에 레이아웃할 수 있어, 칩 사이즈 증가를 억제할 수 있다. 또한, 센스 앰프 회로 SAO는 풀다운 회로 NDRV0의 추가 이외에는 종래의 센스 앰프 회로의 구성과 동일하다. 그 때문에, 본 실시의 센스 앰프 회로 SA0를 이용하면, 레이아웃이나 배선 구성 등도 최소한의 변경으로 억제할 수 있다. 또한, 도 2에서는 서브워드선에 대하여 데이터선쌍이 교차하는 반환 데이터선형의 어레이 구성을 도시하였지만, 물론 본 발안은 이에 한정되지 않는다. 예를 들면, 소위 개방 데이터선형의 어레이 구성에서도 물론이고, 본 발안의 주지를 일탈하지 않는 범위에서 여러 가지 변경이 가능함은 물론이다.
도 3은 도 1에 실시의 센스 앰프 회로 SAO의 동작을 설명하는 동작 파형이다. 우선, 프리차지 구동선 DLEQ를 어서트하여 데이터선쌍을 프리차지 전위 VDLR로 프리차지한다. 프리차지 구동선 DLEQ의 구동 방법은 여러 가지 있지만, 예를 들면 로우 어드레스 신호나 서브 어레이 선택 신호를 이용하면 된다. 마찬가지로, 스위치 트랜지스터 SHRR을 로우 어드레스 등을 이용하여 니게이트한다. 이와 같이 함으로써, 선택 서브 어레이 SARY0의 데이터선쌍과 센스 앰프 어레이 SAA-R이 전기적으로 접속된다. 다음으로, 서브워드선 WL1이 어서트되면, 복수의 선택 메모리셀로부터 보유되어 있는 신호가 데이터선으로 출력된다. 예를 들면, 도 2의 메모리셀 MC의 L에 대응한 미소한 신호가 데이터선 DLT0에 출력된다. 그 후, 커먼 소스선 CSN0가 접지 전압 VSS에 구동되면, 데이터선 DLT0는 데이터선 DLE0에 비해 강하게 VSS측으로 드라이브된다.
풀다운 회로 NDRV0의 트랜지스터의 채널 길이나 채널 폭을 크게 하여, 오프셋을 충분히 저감하였기 때문에, 데이터선 DLT0를 보다 선택적으로 L 레벨의 VSS로 구동할 수 있다. 풀다운 회로 NDRV0를 이용하여, 데이터선 DLT0를 풀다운 회로 NDRV1, 풀업 회로 PDRV의 오프셋 이상의 전압차로 증폭한 후, 커먼 소스선 CSN1, CSP를 각각 구동하여 데이터선쌍 DLT0, DLB0를 로우 레벨의 VSS와 하이 레벨의 VDL까지 각각 증폭한다. 쌍으로 되어 있는 커먼 소스선 CSN1, CSP는 동일 제어 신호에 기초하여 구동되고, 그 결과, 거의 동일한 타이밍에 각각 VDLR로부터 VSS, VDL 전위로 변화시킨다. 메모리셀 MC에 재기입 동작을 한 후, 서브워드선 WL0를 니게이트한다. 그 후, 커먼 소스선 CSN0, CSN1, CSP를 프리차지 전압 VDLR로 프리차지하고, 프리차지 구동선 DLEQ를 어서트하여, 데이터선쌍을 원하는 프리차지 전위 VDLR로 프리차지한다. 이상이, 본 발명의 실시예의 센스 앰프 회로 SA0의 동작이다.
이와 같이, 오프셋을 충분히 저감한 풀다운 회로 NDRV0를 추가함으로써, 판독 오동작을 방지할 수 있다. 또한, DRAM의 신호량 설계에서의 소위 센스 앰프 오프셋 마진을 억제할 수 있다. 따라서, 데이터선 전압 VDL을 낮게 하여 신호량이 작게 된 경우에서도, 상술한 센스 앰프 오프셋 마진이 거의 불필요하게 되기 때문에, 안정된 판독 동작이 가능하게 된다. 즉, 저전압 동작이 가능하게 되어, 저소비 전력화를 실현할 수 있다. 또한, 데이터선 길이를 길게 하여도, 안정된 판독 동작이 가능하게 된다. 그 이유를 이하에 간단하게 설명한다. 일반적으로는, 데이터선 길이를 길게 하면, 데이터선 기생 용량이 크게 되기 때문에, 데이터선에 출력되는 신호량이 작게 된다. 그 결과, 센스 앰프 회로에 인가되는 전압차가 작게 되어, 센스 앰프 동작이 불안정하게 된다. 그러나, 본 실시의 센스 앰프 회로 SAO를 이용하면, 센스 앰프 회로 SA0에 인가되는 전압차가 작은 경우에서도, 풀다운 회로 NDRV0의 오프셋이 충분히 작기 때문에, 데이터선을 프리 앰프할 수 있다. 즉, 풀다운 회로 NDRV0를 이용하여 풀다운 회로 NDRV1, 풀업 회로 PDRV의 오프셋 이상으로 데이터선을 프리 앰프할 수 있으므로, 데이터선 길이를 길게 하여도, 안정된 판독 동작이 가능하게 된다. 바꾸어 말하면, 메모리 점유율이 높은 고집적 반도체 기억 장치를 실현할 수 있다.
도 4, 도 5는 도 1의 실시예인 센스 앰프 회로 SA0를 복수 이용하여 구성한 센스 앰프 어레이 SAA-R의 평면 레이아웃이다. 파선부로 둘러싸인 부분을 나타내는 기호의 일부는 각각 도 1의 센스 앰프 회로 SA0를 구성하는 각 회로에 대응하고 있다. 그 이외의, YS0∼YS2는 컬럼 스위치 구동선을 나타내고, LI00T, LI00B, LI01T, LIO1B는 로컬 데이터선을 나타내고 있다. 또, 도 5는 컨택트 V2와 제2층의 배선층 M2의 배선 레이아웃의 일례가 도시되어 있다. 또한, 도 4, 도 5에서의 기호의 의미는, 게이트 전극과 제1층의 배선층 M1(데이터선)을 접속하는 게이트 컨택트 FGCNT, 확산층 LN, LP, 게이트 전극 FG, 확산층 LN, LP와 배선층 M1을 접속하는 확산층 컨택트 LCNT, 제2층의 배선층 M2와 제3층의 배선층 M3를 접속한 컨택트 V2이다. 또, 제1층의 배선층 M1과 제2층의 배선층 M2를 접속하는 컨택트 V1은 도시가 생략되어 있다. 또한, 도 4에서, 커먼 소스 드라이버 VSS_DRV0, VSS_DRV1, VDL_DRV는 커먼 소스선 CSN0, CSN1, CSP를 구동하기 위해 이용되며, 예를 들면, 복수의 센스 앰프 회로 SA0∼SA5에 각각 하나씩 배치되는, 소위 분산 드라이브 방식의 레이아웃의 일례를 도시하고 있다.
즉, 하나의 서브 어레이 SARY0에 대하여, 복수의 풀다운 회로 NDRV0 및 쌍으 로 동작하는 복수의 풀다운 회로 NDRV1과 복수의 풀업 회로 PDRV 사이에, 복수의 커먼 소스선을 구동하는 회로 VDL_DRV, VSS_DRV0, VSS_DRV1이 분산 배치되어 있다. 이들 구동 회로 VDL_DRV, VSS_DRV0, VSS_DRV1을 제어하는 제어선 ΦCSN0, ΦCSN1, ΦCSP는 프리차지 전압 VDLR을 공급하는 전원선과, 로컬 데이터선 LI0T, LI00T, LI01T, LI0B, LI00B, LI01B와 커먼 소스선 CSN0, CSN1, CSP와, 데이터선 전압 VDL, 접지 전압 VSS를 공급하는 전원선과 동방향으로 연장하며 동일 배선층에서 형성된다. 이들 배선은 워드선와 동방향으로 형성된다. 컬럼 스위치 구동선 YSO∼YS2는 컨택트 V2를 통해 컬럼 스위치 YSW와 접속되고, 제2층의 배선층 M2보다 상층인 제3층의 배선층 M3에 형성되어, 데이터선과 동일 방향으로 연장한다.
이상과 같이, 서브 어레이 SARY0에 대응하는 센스 앰프 어레이 SAA-R마다 구동 회로를 분산 배치함으로써, 고속으로 커먼 소스선을 구동할 수 있고, 또한 풀다운 회로 NDRV1과 풀업 회로PDRV 사이에 배치함으로써, 효율적으로 레이아웃을 행할 수 있다. 또, 도면이 번잡하게 되기 때문에, 배선층의 일부는 생략하였다.
도 4, 도 5에 도시한 바와 같이, 도 1에 실시한 센스 앰프 회로 SAO의 추가 회로는 풀다운 회로 NDRV0뿐이다. 따라서, 도 4로부터 알 수 있는 바와 같이, 센스 앰프 회로 SAO의 면적 증가도 적다. 또한, 레이아웃의 대칭성에도 뛰어나기 때문에, 데이터선 노이즈도 작다고 하는 이점도 있다. 또한, 종래의 풀다운 회로 NDRV1과 마찬가지의 레이아웃이 가능하여, 추가 회로에 수반하는 추가 배선은 커먼 소스선 CSN0뿐으로, 실현이 용이하다. 풀다운 회로 NDRV0, NDRV1과 풀업 회로 PDRV 내의 트랜지스터의 게이트는 링 형상의 트랜지스터로 형성되어 있다. 이와 같이, 게이트 전극을 링 형상으로 함으로써, 센스 앰프 회로의 오프셋을 보다 저감할 수 있다.
또, 도 4에서는, 풀다운 회로 NDRV0 등, 게이트 전극 FG의 형상을 링 형상으로 도시하였지만, 물론 본 발안이 이에 한정되는 것은 아니다. コ자형이나 사각형의 게이트 전극 FG 등, 다양한 변형이 가능하다. 또한, 커먼 소스 드라이버 VSS_DRV0의 채널 폭을, 도 4에 ehtlgks 채널 폭보다 좁게 하거나, 혹은 커먼 소스 제어선 ΦCSN0fmf 서서히 구동하는 등의 방법을 적용하여, 도 3에 도시한 커먼 소스선 CSN0의 구동 속도를 더욱 늦게 하여, 센스 앰프 회로 SA0를 동작시켜도 된다. 이와 같이 함으로써, 풀다운 회로 NDRV0의 오프셋이 크게 되었을 경우에서도, 데이터선 DLT0를 정확하게 프리 앰프할 수 있다고 하는 이점이 있다. 또한, 도면에서는 도시하고 있지 않지만, 커먼 소스선 CSP를 데이터선의 하이 레벨 VDL 이상으로 승압하는, 소위 오버 드라이브 방식과 조합하여 이용하여도 된다. 이 경우도, 저전압 동작, 고속 동작 등의 효과를 얻을 수 있다. 이상과 같이, 본 발안의 주지를 일탈하지 않는 범위에서 여러 가지 변형이 가능함은 물론이다.
도 6은 도 1에 도시한 메모리셀 MC의 평면 레이아웃과 이에 접속되는 센스 앰프 어레이 SAA-L, SAA-R을 도시한 도면이다. 액세스 트랜지스터 TN0는 서브워드선 WL, 확산층 ACT로 구성되며, 셀 커패시터 CS0는 축적 노드 SN과 플레이트 전극 PLT로 이루어진다. 그 외의 기호는, 확산층 ACT를 그 상부의 배선이나 컨택트에 접속하기 위한 셀 컨택트 CCNT, 데이터선 DLT, DLB와 셀 컨택트 CCNT를 접속하는 데이터선 컨택트 DLCNT, 랜딩 패드 LPAD와 셀 컨택트 CCNT를 접속하는 축적 노드 컨택트 SNCNT이다. 여기서, 랜딩 패드 LPAD는 축적 노드 SN과 축적 노드 컨택트 SNCNT를 접속하는 컨택트로서, 셀 커패시터 CS0의 위치를 최적화할 수 있으므로, 셀 커패시터 CS0의 표면적을 크게 할 수 있다. 물론, 셀 커패시터 CS0의 용량을 충분히 확보할 수 있다면, 랜딩 패드 LPAD를 이용하지 않아도 된다. 이 경우, 프로세스 공정을 삭감할 수 있으므로, 코스트를 저감할 수 있다.
또한, 도 6과 같이 메모리셀 MC의 레이아웃은 여러 가지 변형이 가능하다. 도 6의 (a)는 소위 반환형 데이터선 구조로서, 확산층 ACT가 단순한 사각형이기 때문에, 미세화가 용이하다고 하는 이점이 있다. 또한, 도 6의 (b)는 의사 반환형 데이터선 구조이다. (a)와의 차이는, 확산층 ACT가 서브워드선 WL에 대하여 비스듬하게 레이아웃되어 있는 것이다. 이 때문에, 실효적으로 채널 폭이 크게 취해지기 때문에, 액세스 트랜지스터 TN0의 온 전류를 크게 취할 수 있다고 하는 이점이 있다. 따라서, 본 실시의 센스 앰프 회로 SAO와 조합함으로써, 보다 고속 동작이 가능한 반도체 기억 장치를 실현할 수 있다. 도 6의 (c), (d)는 개방형 데이터선 구조이다. 반환형 데이터선 구조에 비해, 셀 면적을 저감할 수 있다고 하는 이점이 있다. 도 6의 (c)는 데이터선 피치가 넓기 때문에, 데이터선 기생 용량도 저감할 수 있다. 그 때문에, 본 실시의 센스 앰프 회로 SA0와 조합함으로써, 보다 고집적이며 저전압 동작이 가능한 반도체 기억 장치를 실현할 수 있다. 도 6의 (d)는 (c)에 비해 한층 더 셀 면적을 작게 할 수 있어, 본 실시의 센스 앰프 회로 SAO와 조합함으로써, 보다 고집적의 반도체 기억 장치를 실현할 수 있다.
물론, 본 발안의 센스 앰프에 적용할 수 있는 레이아웃은 이에 한정되지 않 는다. 예를 들면, (d)의 개방형 데이터선 구조에서, 서브워드선 WL에 대하여 비스듬하게 레이아웃되어 있는 확산층 ACT를, (a)와 같이 직교하도록 레이아웃하여도 된다. 이 경우, 형상이 사각형이기 때문에, 미세화가 용이하다는 이점이 있다. 또한, 서브워드선 SWLA의, 좌우의 인접 셀의 확산층 ACT를 공유하고, 서브워드선 WLA에 항상 로우 레벨의 VSS를 인가함으로써, 소자 분리하는 등의 응용도 가능하다. 이 경우, 데이터선과 평행한 방향으로, 절연체로 이루어지는 소자 분리 영역을 형성할 필요가 없기 때문에, 프로세스 공정을 삭감할 수 있어 코스트를 저감할 수 있다.
도 7은 도 6에 도시한 복수의 메모리셀 MC와 센스 앰프 회로 SA0의 단면도의 일부를 도시한 도면이다. 도면 중의 기호는 제2층의 배선층 M2, 제3층의 배선층 M3, P웰 기판 PW, N웰 기판 NW, 딥 N웰 기판 DNWELL 및 P형 기판 PSUB이다. 또, 이들의 형성 방법은, 일반적인 반도체 기억 장치, 특히 소위 범용 DRAM과 마찬가지이므로, 여기서는 설명의 상세는 생략한다. 또한, 셀 커패시터 CS0의 구조는 이에 한정되는 것은 아니다. 예를 들면, 크라운형의 커패시터를 비롯하여, 여러 가지 변경이 가능함은 물론이다.
이와 같이, 본 실시의 센스 앰프 회로 SAO는 NMOS 트랜지스터 2개와 커먼 소스선 CSN0의 배선 추가만으로 되기 때문에, 실현이 용이하다. 풀다운 회로 NDRV0의 NMOS 트랜지스터의 확산층은, 메모리셀 내의 트랜지스터와 풀다운 회로 NDRV1의 NMOS 트랜지스터의 확산층과 동일한 P형 웰 PW 내에 구성하는 것이 가능하다. 또한, 서브 어레이 SARY0의 상부에 추가 배선을 배치할 필요도 없기 때문에, 배선 노 이즈도 발생하지 않는다. 따라서, 메모리 동작에 악영향을 미치는 일이 없다.
도 8은 도 2에 도시한 뱅크 BANK를 복수 이용하여 구성한 DRAM의 블록도의 일례를 도시하고 있다. 도면에 도시한 기호는 어드레스 버퍼 ADDRESS BUFFER, 컬럼 어드레스 버퍼 COLUMN ADDRESS BUFFER, 컬럼 어드레스 카운터 COLUMN ADDRESS COUNTER, 로우 어드레스 버퍼 ROW ADDRESS BUFFER, 리프레시 카운터 REFRESH COUNTER, 뱅크 셀렉트 BANK SELECT, 모드 레지스터 MODE RESISTER, 로우 디코더 ROW DEC, 컬럼 디코더 COLUMN DEC, 메인 센스 앰프 SENSE AMP, 메모리 셀 어레이 MEMORY CELL ARRAY, 데이터 입력 버퍼 Din BUFFER, 데이터 출력 버퍼 Dout BUFFER, 데이터 버퍼 DQS BUFFER, 딜레이 로크 루프 DLL, 컨트롤 로직 CONTROL LOGIC, 클럭 CLK, /CLK, 클럭 인에이블 신호 CKE, 칩 셀렉트 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 컬럼 어드레스 스트로브 신호 /CAS, 라이트 인에이블 신호 /WE, 데이터 라이트 신호 DW, 데이터 스트로브 신호 DQS, 데이터 DQ이다. 또, 이들 회로나 신호의 제어 방법은 공지의 SDRAM 등과 마찬가지이기 때문에, 여기서는 설명을 생략한다. 본 실시예의 센스 앰프 회로 SA0를 이용하여, 도 8과 같이 뱅크 BANK를 구성함으로써, 싱크로너스 다이나믹 메모리(SDRAM) 등의 반도체 기억 장치를 실현할 수 있다. 물론 말할 필요도 없지만, 본 실시의 센스 앰프 회로 SA0를 이용함으로써, 상술한 바와 같이 저전압 동작이 가능하게 되는 등의 효과가 있음은 물론이다. 또한, 블록의 구성은 도 8에 특별히 한정되지 않는다. 메모리셀 어레이 MEMORY CELL ARRAY의 수를 늘려도 되고, 본 발안의 주지를 일탈하지 않는 범위에서 여러 가지 변경이 가능하다.
도 9는 도 1에 도시한 센스 앰프 회로 SA0를 복수 이용하여 구성한 센스 앰프 어레이 SAA-R의 평면 레이아웃의 변형예이다. 도 4와 상이한 점은, 풀다운 회로 NDRV2의 게이트 전극 형상이 링형이 아니라 사각형인 것이다. 도 4, 도 5와 같이, 링형의 게이트 전극을 이용한 경우, 풀다운 회로 NDRV1의 구동 전류가 작게 되는 경우가 있다. 이 경우는, 도 9와 같이 게이트 전극을 사각형으로 함으로써, 구동 전류를 크게 할 수가 있어, 보다 안정된 판독 동작이 가능하게 된다. 또, 컨택트 V1, 제2층의 배선층 M2 및 컨택트 V2의 레이아웃은 도 5와 거의 마찬가지이기 때문에, 여기서는 도면에 의한 설명을 생략하였다.
도 10은 도 9에 도시한 센스 앰프의 레이아웃을 적용한 경우의 동작 파형을 도시하고 있다. 기본적인 동작은 도 3과 마찬가지이므로, 설명의 상세는 생략한다. 도 3과 상이한 점은, 풀다운 회로 NDRV2와 풀업 회로 PDRV를 구동한 때에, 풀다운 회로 NDRV2의 구동 전류가 도 4의 링형의 풀다운 회로 NDRV1에 비해 크기 때문에, 프리 앰프한 데이터선쌍을 보다 고속으로 증폭할 수 있는 것이다. 이 때문에, 고속 동작이 가능한 반도체 기억 장치가 실현될 수 있다. 또한, 도 9에서는, 풀다운 회로 NDRV2를 사각형의 게이트 전극 FG를 이용하여 구성한 경우를 나타내었지만, 물론 풀업 회로 PDRV에 적용하여도 된다. 이 경우도, 풀업 회로 PDRV의 구동 전류를 크게 취할 수 있으므로, 상술한 바와 마찬가지로 고속 동작이 가능하게 된다. 이상이 실시예 1의 설명이다.
[실시예 2]
실시예 1에서는 비선택 시에 메모리셀 MC의 서브워드선 WL에 접지 전압 VSS 를 인가한 경우에 대해서 설명하였지만, 부전압을 인가하여도 된다.
도 11, 도 12는 본 실시의 센스 앰프 회로 SA0에 네거티브 워드 드라이버 NSWD를 적용한 경우를 도시하고 있다.
도 11은 도 2에서의 서브워드 어레이 SWDA-U, SWDA-D를 구성하는 서브워드 드라이버 SWD의 변형예이다. 도면 중의 기호는, 워드선 전압 VPP, 네거티브 워드선 전압 VKK, 메인 워드선 MWL, 서브워드선 제어 신호 FX, FXB, 인버터 INV0, INV1이다. 각 신호의 제조 방법은 일반적인 서브워드 드라이버와 마찬가지이므로, 여기서는 설명을 생략한다.
도 12는 본 실시의 센스 앰프 회로 SA0에 도 11의 네거티브 서브워드 드라이버 NSWD를 적용한 경우의 동작 파형이다. 도 3의 동작 파형과 상이한 점은, 비선택 시의 워드선 전압이 풀다운 회로를 구동할 때의 전위보다 낮은 부전압이라고 하는 점이다. 이와 같이, 워드선의 비선택 시에 부전압을 인가함으로써, 실효적으로 액세스 트랜지스터의 임계치 전압을 올릴 수 있다. 바꾸어 말하면, 액세스 트랜지스터 TN0의 임계치 전압을 낮게 설정하여도, DRAM의 소위 리텐션 특성의 열화를 초래할 우려가 없다. 즉, 채널 영역의 불순물 농도를 저감할 수 있으므로, 확산층 ACT와 P웰 기판 PW와의 접합 전계를 저감할 수 있다. 그 결과, 확산층 ACT를 흐르는 리크 전류를 저감할 수 있으므로, 보다 소비 전력이 적은 반도체 기억 장치를 실현할 수 있다. 또한, 불순물 농도를 저감할 수 있으므로, 액세스 트랜지스터 TNO의 임계치 전압의 불균일도 저감할 수 있다. 그 결과, 기록 동작에서 워드선 전압 VPP를 필요 이상으로 높게 설정하지 않아도 된다. 즉, 액세스 트랜지스터 TNO의 게이트 절연막 두께를 박막화할 수 있으므로, 보다 미세화가 용이하게 되어, 고집적 반도체 기억 장치를 실현할 수 있다.
또한, 본 실시의 센스 앰프 회로 SA0를 조합함으로써, 보다 효과를 얻을 수 있음은 물론이다. 즉, 본 실시의 센스 앰프 회로 SA0는 저전압화하였을 때, 판독 신호량이 저하하여도, 충분히 안정된 판독 동작을 실현할 수 있는 것은 상술한 바와 같다. 또한, 도 9에 도시한 바와 같은, 사각형의 게이트 전극의 형상을 적용한 레이아웃과 조합하여 이용하면, 고속 동작이 가능함은 물론이다. 또한, 네거티브 서브워드 드라이버 NSWD를 이용하면, 액세스 트랜지스터 TN0를 미세화, 즉 메모리셀 MC를 보다 미세화할 수 있기 때문에, 데이터선 기생 용량을 저감할 수 있다. 그 결과, 보다 저전압 동작이 가능하며, 또한 고집적인 반도체 기억 장치를 실현할 수 있음은 물론이다.
[실시예 3]
실시예 1, 실시예 2에서는 복수의 풀다운 회로를 적용한 경우에 대하여 설명하였다. 이 경우, 풀다운 회로의 오프셋의 크기에서, 안정된 판독 동작이 가능할지, 오동작이 생길지가 정해진다. 따라서, 풀업 회로의 오프셋을 필요 이상으로 저감하지 않아도 되기 때문에, 소위 매립 채널형의 PMOS 트랜지스터를 이용하여, PMOS 트랜지스터 형성에 필요한 마스크 매수를 삭감할 수 있다.
또한 본 발안은 상술한 실시예에 한정되지 않고, 물론 복수의 풀업 회로를 이용하여 센스 앰프 회로 SA0를 구성하여도 된다. 이 경우, 풀업 회로를 구성하는 PMOS 트랜지스터를 소위 매립 채널형 트랜지스터가 아니라, 소위 듀얼 게이트형 트 랜지스터로 형성하면 된다. 이와 같이 하면, PMOS 트랜지스터 형성에 필요한 마스크 매수는 증가하지만, 트랜지스터 구조가 간소화되므로, PMOS 트랜지스터의 임계치 전압의 불균일을 억제할 수 있다.
도 13 내지 도 15는 복수의 풀업 회로를 이용한 센스 앰프 회로 SA0의 회로도와 동작 파형 및 평면 레이아웃을 도시하고 있다.
도 13에 도시하는 바와 같이, 본 실시예의 센스 앰프 회로 SAO는 복수의 풀업 회로 PDRV0, PDRV1으로 구성된다. 그 외의 기호는 상술한 실시예와 동일하여, 설명을 생략한다. 또한, 상술한 실시예와 마찬가지로, 도 13에 도시하는 풀업 회로 PDRV0를 구성하는 PMOS 트랜지스터는, 풀업 회로 PDRV1을 구성하는 PMOS 트랜지스터에 비해, 채널 길이나 채널 폭 등의 트랜지스터의 구동력(상수)이 크다. 그 이유는, 풀업 회로 PDRVO의 오프셋을 충분히 저감하여, 후단에서 구동하는 풀업 회로 PDRV1, 풀다운 회로 NDRV의 오프셋보다 큰 전압차까지, 데이터선쌍을 충분히 프리 앰프하기 때문이다. 이와 같이 함으로써, 판독 오동작을 방지할 수 있다.
도 14는 도 13에 실시의 센스 앰프 회로 SAO의 동작을 설명하는 동작 파형이다. 기본적인 동작은 도 3과 마찬가지이므로, 상세한 설명은 생략한다. 도 3과 상이한 점은, 미소한 신호차 dVsig가 데이터선쌍에 출력된 후, 커먼 소스 드라이버 VDL_DRV를 어서트하여 커먼 소스선 CSP0를 데이터선 전압 VDL까지 구동하고, 풀업 회로 PDRV0를 활성화하여 데이터선쌍을 프리 앰프하는 점이다. 이와 같이 함으로써, 데이터선 DLB0가 데이터선 DLT0에 비해 강하게 VDL측으로 드라이브된다. 다음으로, 풀업 회로 PDRV1 및 풀다운 회로 NDRV를 구동하여, 데이터선쌍을 하이 레벨 의 VDL과 로우 레벨의 VSS까지 증폭한다. 이상이, 실시예 3의 센스 앰프 회로 SA0의 동작이다.
도 15는 실시예 3의 센스 앰프 회로 SAO를 복수 이용하여 구성한 센스 앰프 어레이 SAA-R의 평면 레이아웃의 일례이다. 도 4와 상이한 점은, 복수의 풀업 회로 PDRV0, PDRV1과, 이들을 구동하는 커먼 소스 드라이버 VDL_DRV0, VDL_DRV1을 갖는 점이다. 또, 이들 이외의 도면 중의 기호는 상술한 실시예와 마찬가지이므로, 설명은 생략한다. 또한, 컨택트 V1, 제2층의 배선층 M2 및 컨택트 V2의 레이아웃은 도 4와 마찬가지이므로, 여기서는 도면을 생략하였다. 도 15에 도시하는 바와 같이, 복수의 풀업 회로를 이용한 경우도 레이아웃의 대칭성이 뛰어나며, 데이터선 노이즈가 작다. 추가 트랜지스터도 2개이고, 추가 배선도 적어, 실현이 용이하다는 것을 알 수 있다.
이상, 실시예 3에 대하여 도 13 내지 도 15를 이용하여 설명하였지만, 본 발안은 물론 이에 한정되지 않는다. 예를 들면, 도 9에 도시한 바와 같은 사각형의 게이트 전극 형상의 풀업 회로를 적용하여도 되고, 실시예 2와 같이 네거티브 서브워드 드라이버 NSWD를 이용하여도 된다. 또, 도 15의 예에서는 도 4와 마찬가지로 소위 분산 드라이브 방식의 레이아웃의 예를 나타냈지만, 물론 이에 한정되지 않는다. 커먼 소스선 CSP0를 데이터선의 하이 레벨 VDL 이상으로 승압하는, 소위 오버 드라이브 방식과 조합하여 이용하여도 된다. 이 경우, 상술한 바와 같은 효과를 얻을 수 있음은 물론이다. 이상과 같이, 본 발안의 주지를 일탈하지 않는 범위에서, 여러 가지 변경이 가능하다.
[실시예 4]
실시예 1 내지 실시예 3에서는 복수의 풀다운 회로 혹은 복수의 풀업 회로를 이용하여 센스 앰프 회로를 구성하였지만, 고속 동작이 요구되지 않는 경우에는 각각 하나씩의 풀다운 회로와 풀업 회로를 이용하여 센스 앰프 회로를 구성하여도 되는 경우가 있다. 이 경우, 예를 들면 풀다운 회로 및 풀업 회로를 구성하는 트랜지스터의 채널 길이를 길게 하거나, 혹은 채널 폭을 넓게 하여, 오프셋을 저감한다. 또한, 예를 들면 풀다운 회로를 풀업 회로에 선행하여 구동함으로써, 풀업 회로의 오프셋 이상으로 데이터선쌍을 프리 앰프하면 된다.
도 16은 본 실시예의 센스 앰프 회로 SAO를 도시하는 도면이다. 상술한 실시예와 상이한 점은, 풀다운 회로와 풀업 회로가 각각 하나씩 밖에 없는 것이다. 또한, 도면 중의 기호는 상술한 실시예와 동일하기 때문에, 여기서는 설명을 생략한다. 이와 같이, 본 실시예에서는 종래의 센스 앰프 회로에 대하여 추가 회로가 없기 때문에, 상술한 실시예에 비해 센스 앰프 회로 SAO의 면적을 저감할 수 있다. 또한, 추가 구동 신호도 없기 때문에, 제어 신호용의 배선 추가도 불필요하여 프로세스 코스트도 저감할 수 있다. 즉, 안정된 판독 동작과 센스 앰프의 면적 저감을 양립한 반도체 기억 장치를 실현할 수 있다.
도 17은 도 16에 도시한 실시예의 동작 파형을 도시하는 도면이다. 기본적인 동작은 도 3과 마찬가지이므로, 상세한 설명은 생략한다. 도 3과 상이한 점은, 미소한 신호차 dVsig가 데이터선쌍에 출력된 후, 커먼 소스 드라이버 VSS_DRV를 어서트하고, 커먼 소스선 CSN을 VSS으로 구동하여, 우선, 풀다운 회로 NDRV를 활성화 한다. 데이터선 DLT0가 풀업 회로 PDRV의 오프셋 이상까지 충분히 증폭된 후, 커먼 소스 드라이버 VDL_DRV를 어서트하고, 커먼 소스선 CSP를 하이 레벨의 VDL로 구동하여, 풀업 회로 PDRV를 활성화한다. 선행하여 활성화한 풀다운 회로 NDRV에 의해, 충분히 데이터선 DLT0가 증폭되어 있기 때문에, 풀업 회로 PDRV는 데이터선 DLB0를 하이 레벨의 VDL까지 오동작없이 증폭할 수 있다. 이상이 실시예 4의 센스 앰프 회로 SA0의 동작이다.
또, 본 실시예에서는 풀다운 회로 NDRV를 선행하여 활성화하였지만, 물론 풀업 회로 PDRV를 선행하여 구동하여도 마찬가지의 효과를 얻을 수 있음은 물론이다. 또한, 상술한 실시예와 조합함으로써, 저전압 동작이 가능하게 되고, 고집적화가 가능하게 되는 등의 효과를 얻을 수 있는 것도 물론이다. 이와 같이, 본 실시예에서도, 본 발안의 주지를 일탈하지 않는 범위에서 여러 가지 변경이 가능함은 물론이다.
또한, 실시예 1 내지 실시예 4에서 설명한 메모리셀 MC는 1 트랜지스터형의 DRAM셀로 설명하였지만, 물론 2 트랜지스터형의 소위 트윈셀이어도 된다. 또한, 2개의 메모리셀을 이용하여, 그 논리합을 취하는 소위 OR셀이어도 된다. 물론, DRAM셀이 아니라, 6 트랜지스터형의 스태틱 랜덤 액세스 메모리이어도 되며, 여러 가지 메모리셀과 본 발안의 센스 앰프 회로를 조합하여 이용할 수 있다.
또한, 오프셋을 저감하는 수단으로서, 트랜지스터의 채널 길이를 길게 하고, 채널 폭을 넓게 하는 등의 구체적인 예를 설명하였지만, 본 발안은 물론 이에 한정되지 않는다. 센스 앰프를 구성하는 트랜지스터 기판의 불순물 농도를 낮게 하여, 불순물 요동에 의한 임계치 전압의 불균일을 억제하는 수단을 이용하여도 된다. 또한, 센스 앰프 회로를 구성하는 NMOS 트랜지스터나 PMOS 트랜지스터의 임계치 전압을 낮게 하여, 센스 앰프를 구성하여도 된다. 이 경우, 센스 앰프 회로에 인가되는 전압이 실효적으로 크게 되므로, 보다 고속 동작이 가능하게 된다. 또한, 임계치 전압을 낮게 하면, 불순물 농도가 낮게 되기 때문에, 임계치 전압의 불균일이 억제된다. 이 때문에, 오프셋을 저감할 수 있으므로, 풀다운 회로나 풀업 회로의 트랜지스터의 채널 길이나 채널 폭 등의 트랜지스터의 구동력(상수)을 필요 이상으로 크게 하지 않아도 된다. 즉, 센스 앰프 회로의 면적을 저감할 수 있다. 혹은, 상술한 센스 앰프 회로를 구성하는 트랜지스터의 기판 전압을 판독 동작 시에 동적으로 변화시켜도 된다. 이 경우도, 센스 앰프 회로에 인가되는 전압차가 실효적으로 크게 되므로, 보다 고속 동작이 가능하게 된다.
또, 동적으로 트랜지스터의 기판 전압을 바꾸기 위해 추가 회로가 필요하게 되지만, 일반적인 회로 변경으로 용이하게 실현할 수 있으므로, 여기서는 도면을 생략하였다. 또한, 이 경우, 메모리셀 부분과 센스 앰프 부분에서, 상이한 기판 전압을 인가할 필요가 있지만, 간단한 회로 변경으로 실현할 수 있으므로, 여기서는 설명을 생략하였다. 이상과 같이, 본 발안의 센스 앰프 회로는 저전압 동작이나 고속 동작, 고집적화 등의 목적에 따라 여러 가지 변경이 가능하다.
본 발명에서는, 복수의 메모셀과 복수의 센스 앰프 회로를 포함하는 반도체 집적 회로로서, 상기 센스 앰프의 오프셋을 저감할 수 있다. 그 결과, 저전압 동 작, 고속 판독 동작이 가능하게 된다. 또한, 오프셋을 저감할 수 있으므로, 데이터선 길이를 길게 할 수 있어, 메모리셀 점유율을 높게 할 수 있다. 즉, 고집적 반도체 기억 장치를 실현할 수 있다.

Claims (30)

  1. 반도체 장치로서,
    복수의 워드선, 복수의 데이터선, 및 상기 복수의 워드선과 상기 복수의 데이터선의 교차점들에 배치된 복수의 메모리 셀을 갖는 메모리 어레이; 및
    상기 복수의 데이터선에 접속된 복수의 센스 앰프 회로
    를 포함하고,
    상기 복수의 센스 앰프 회로 각각은, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 접속되는 제1 도전형의 제1 MISFET쌍, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 접속되는 상기 제1 도전형의 제2 MISFET쌍, 및 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 접속되는 제2 도전형의 제3 MISFET쌍을 구비하고,
    상기 제1 MISFET쌍은 상기 제2 MISFET쌍보다 큰 구동력을 갖는 소자인 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전형은 N형이고,
    상기 제1 MISFET쌍의 소스들은 제1 소스선에 접속되고,
    상기 제2 MISFET쌍의 소스들은 제2 소스선에 접속되고,
    상기 제3 MISFET쌍의 소스들은 제3 소스선에 접속되고,
    상기 제1 소스선은 상기 제2 소스선이 구동되기 전에 구동되는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 소스선 및 상기 제3 소스선은, 동일한 신호에 응답하여, 각각 제1 전압으로부터 제2 전압으로, 및 상기 제1 전압으로부터 제3 전압으로 변화되는 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 소스선을 제1 전압으로부터 제2 전압으로 구동하는 제1 회로; 및
    상기 제3 소스선을 상기 제1 전압으로부터 제3 전압으로 구동하는 제2 회로
    를 더 포함하고,
    상기 제2 MISFET쌍은 상기 제1 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되며,
    상기 제1 회로 및 상기 제2 회로는 상기 제2 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되어, 상기 제1 소스선을 상기 제1 전압으로부터 상기 제2 전압으로 구동하는 제3 회로를 더 포함하고,
    상기 제1 회로 내의 MISFET의 구동력은 상기 제3 회로 내의 MISFET의 구동력보다 작은 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 MISFET쌍은 링 형상의 게이트들을 갖는 트랜지스터들로 구성되고, 상기 제2 MISFET쌍은 사각형의 게이트들을 갖는 트랜지스터들로 구성되는 반도체 장치.
  7. 제2항에 있어서,
    상기 복수의 센스 앰프 회로는 상기 메모리 어레이의 2개의 대항하는 변들을 따라 배치되고,
    상기 센스 앰프 회로들의 상기 제1 MISFET쌍들의 소스들은 상기 제1 소스선에 공통으로 접속되는 상기 변들 중 하나 상에 배치되는 반도체 장치.
  8. 제3항에 있어서,
    상기 제2 전압보다 낮은 전압이 상기 복수의 워드선 중 비선택된 워드선들에 인가되는 반도체 장치.
  9. 반도체 장치로서,
    복수의 워드선, 복수의 데이터선, 및 상기 복수의 워드선과 상기 복수의 데이터선의 교차점들에 배치된 복수의 메모리 셀을 갖는 메모리 어레이; 및
    상기 복수의 데이터선에 접속된 복수의 센스 앰프 회로
    를 포함하고,
    상기 센스 앰프 회로 각각은, 제1 풀업(pull-up) 회로, 제1 풀다운(pull-down) 회로, 및 제2 풀다운 회로를 포함하고,
    판독 동작에서, 상기 제1 풀다운 회로의 구동은 상기 제1 풀업 회로의 구동보다 먼저 개시되며,
    상기 제2 풀다운 회로는 상기 제1 풀다운 회로의 트랜지스터의 구동력보다 작은 구동력을 갖는 트랜지스터들로 구성되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 풀다운 회로는 링 형상의 게이트들을 갖는 제1 및 제2 N형 채널 MISFET들을 구비하고, 상기 제1 및 제2 MISFET들의 입력들 및 출력들은 서로 크로스커플되고,
    상기 제2 풀다운 회로는 링 형상이 아닌 게이트들을 갖는 제3 및 제4 N형 채널 MISFET들을 구비하고, 상기 제3 및 제4 MISFET들의 입력들 및 출력들은 서로 크로스커플되며,
    상기 제1 풀업 회로는 링 형상이 아닌 게이트들을 갖는 제5 및 제6 P형 채널 MISFET들을 구비하고, 상기 제5 및 제6 MISFET들의 입력들 및 출력들은 서로 크로스커플되는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 풀다운 회로는 상기 제1 풀다운 회로와 상기 제1 풀업 회로 사이에 배치되는 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 센스 앰프 회로의 상기 제1 풀다운 회로들을 구동하도록 제공된 복수의 제1 회로;
    상기 복수의 센스 앰프 회로의 상기 제2 풀다운 회로들을 구동하도록 제공된 복수의 제2 회로; 및
    상기 복수의 센스 앰프 회로의 상기 제1 풀업 회로들을 구동하도록 제공된 복수의 제3 회로
    를 더 포함하고,
    상기 제1 내지 제3 회로들은 상기 제2 풀다운 회로들과 상기 제1 풀업 회로들 사이에 분산하여 배치되는 반도체 장치.
  13. 제10항에 있어서,
    상기 복수의 메모리 셀들 각각은 커패시터, 및 대응하는 센스 앰프 회로의 상기 제1 내지 제4 MISFET들의 확산층들과 동일한 웰에 형성된 확산층을 갖는 MISFET를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 워드선을 구동하도록 제공된 제4 회로를 더 포함하고,
    상기 제1 및 제2 풀다운 회로들은, 제1 전압으로부터 제2 전압으로 변화되는 경우에 구동되고,
    상기 제4 회로는 상기 복수의 워드선 중 비선택된 워드선에, 상기 제2 전압보다 낮은 전압을 인가하는 반도체 장치.
  15. 제9항에 있어서,
    상기 판독 동작에서, 상기 제1 풀다운 회로의 구동은, 상기 제2 풀다운 회로 의 구동 및 상기 제1 풀업 회로의 구동보다 먼저 개시되는 반도체 장치.
  16. 반도체 장치로서,
    복수의 워드선, 복수의 데이터선, 및 상기 복수의 워드선과 상기 복수의 데이터선의 교차점들에 배치된 복수의 메모리 셀을 갖는 메모리 어레이; 및
    상기 복수의 데이터선에 접속된 복수의 센스 앰프 회로
    를 포함하고,
    상기 복수의 센스 앰프 회로 각각은, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제1 도전형의 제1 MISFET쌍, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 상기 제1 도전형의 제2 MISFET쌍, 및 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제2 도전형의 제3 MISFET쌍을 구비하고,
    상기 제1 MISFET쌍의 게이트 길이들 각각은 상기 제2 MISFET쌍의 게이트 길이들 각각보다 긴 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 도전형은 N형이고,
    상기 제1 MISFET쌍의 소스들은 제1 소스선에 접속되고,
    상기 제2 MISFET쌍의 소스들은 제2 소스선에 접속되고,
    상기 제3 MISFET쌍의 소스들은 제3 소스선에 접속되고,
    상기 제1 소스선은 상기 제2 소스선이 구동되기 전에 구동되는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 소스선의 전압 및 상기 제3 소스선의 전압은, 동일한 신호에 응답하여, 각각 제1 전압으로부터 제2 전압으로, 및 상기 제1 전압으로부터 제3 전압으로 변화되는 반도체 장치.
  19. 제17항에 있어서,
    상기 제2 소스선을 제1 전압으로부터 제2 전압으로 구동하는 제1 회로; 및
    상기 제3 소스선을 상기 제1 전압으로부터 제3 전압으로 구동하는 제2 회로
    를 더 포함하고,
    상기 제2 MISFET쌍은 상기 제1 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되며,
    상기 제1 회로 및 상기 제2 회로는 상기 제2 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되는 반도체 장치.
  20. 제17항에 있어서,
    상기 복수의 센스 앰프 회로는 상기 메모리 어레이의 2개의 대항하는 변들을 따라 배치되고,
    상기 센스 앰프 회로들의 상기 제1 MISFET쌍들의 소스들은 상기 제1 소스선에 공통으로 접속되는 상기 변들 중 하나 상에 배치되는 반도체 장치.
  21. 반도체 장치로서,
    복수의 워드선, 복수의 데이터선, 및 상기 복수의 워드선과 상기 복수의 데이터선의 교차점들에 배치된 복수의 메모리 셀을 갖는 메모리 어레이; 및
    상기 복수의 데이터선에 접속된 복수의 센스 앰프 회로
    를 포함하고,
    상기 복수의 센스 앰프 회로 각각은, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제1 도전형의 제1 MISFET쌍, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 상기 제1 도전형의 제2 MISFET쌍, 및 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제2 도전형의 제3 MISFET쌍을 구비하고,
    상기 제1 MISFET쌍의 게이트 폭들 각각은 상기 제2 MISFET쌍의 게이트 폭들 각각보다 넓은 반도체 장치.
  22. 제21항에 있어서,
    상기 제1 도전형은 N형이고,
    상기 제1 MISFET쌍의 소스들은 제1 소스선에 접속되고,
    상기 제2 MISFET쌍의 소스들은 제2 소스선에 접속되고,
    상기 제3 MISFET쌍의 소스들은 제3 소스선에 접속되고,
    상기 제1 소스선은 상기 제2 소스선이 구동되기 전에 구동되는 반도체 장치.
  23. 제22항에 있어서,
    상기 제2 소스선의 전압 및 상기 제3 소스선의 전압은, 동일한 신호에 응답하여, 각각 제1 전압으로부터 제2 전압으로, 및 상기 제1 전압으로부터 제3 전압으로 변화되는 반도체 장치.
  24. 제22항에 있어서,
    상기 제2 소스선을 제1 전압으로부터 제2 전압으로 구동하는 제1 회로; 및
    상기 제3 소스선을 상기 제1 전압으로부터 제3 전압으로 구동하는 제2 회로
    를 더 포함하고,
    상기 제2 MISFET쌍은 상기 제1 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되며,
    상기 제1 회로 및 상기 제2 회로는 상기 제2 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되는 반도체 장치.
  25. 제22항에 있어서,
    상기 복수의 센스 앰프 회로는 상기 메모리 어레이의 대항하는 변들을 따라 배치되고,
    상기 센스 앰프 회로의 상기 제1 MISFET쌍들의 소스들은 상기 제1 소스선에 공통으로 접속되는 상기 변들 중 하나 상에 배치되는 반도체 장치.
  26. 반도체 장치로서,
    복수의 워드선, 복수의 데이터선, 및 상기 복수의 워드선과 상기 복수의 데이터선의 교차점들에 배치된 복수의 메모리 셀을 갖는 메모리 어레이; 및
    상기 복수의 데이터선에 접속된 복수의 센스 앰프 회로
    를 포함하고,
    상기 복수의 센스 앰프 회로 각각은, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제1 도전형의 제1 MISFET쌍, 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 상기 제1 도전형의 제2 MISFET쌍, 및 한쪽 MISFET의 게이트가 다른 쪽 MISFET의 드레인에 직접적으로 접속되는 제2 도전형의 제3 MISFET쌍을 구비하고,
    상기 제1 MISFET쌍들의 각각의 임계치 전압은 상기 제2 MISFET쌍들의 각각의 임계치 전압보다 작은 반도체 장치.
  27. 제26항에 있어서,
    상기 제1 도전형은 N형이고,
    상기 제1 MISFET쌍의 소스들은 제1 소스선에 접속되고,
    상기 제2 MISFET쌍의 소스들은 제2 소스선에 접속되고,
    상기 제3 MISFET쌍의 소스들은 제3 소스선에 접속되고,
    상기 제1 소스선은 상기 제2 소스선이 구동되기 전에 구동되는 반도체 장치.
  28. 제27항에 있어서,
    상기 제2 소스선의 전압 및 상기 제3 소스선의 전압은, 동일한 신호에 응답하여, 각각 제1 전압으로부터 제2 전압으로, 및 상기 제1 전압으로부터 제3 전압으로 변화되는 반도체 장치.
  29. 제27항에 있어서,
    상기 제2 소스선을 제1 전압으로부터 제2 전압으로 구동하는 제1 회로; 및
    상기 제3 소스선을 상기 제1 전압으로부터 제3 전압으로 구동하는 제2 회로
    를 더 포함하고,
    상기 제2 MISFET쌍은 상기 제1 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되며,
    상기 제1 회로 및 상기 제2 회로는 상기 제2 MISFET쌍과 상기 제3 MISFET쌍 사이에 배치되는 반도체 장치.
  30. 제27항에 있어서,
    상기 복수의 센스 앰프 회로는 상기 메모리 어레이의 대항하는 변들을 따라 배치되고,
    상기 센스 앰프 회로의 상기 제1 MISFET쌍들의 소스들은 상기 제1 소스선에 공통으로 접속되는 상기 변들 중 하나 상에 배치되는 반도체 장치.
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