JPH0766664B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH0766664B2 JPH0766664B2 JP63299968A JP29996888A JPH0766664B2 JP H0766664 B2 JPH0766664 B2 JP H0766664B2 JP 63299968 A JP63299968 A JP 63299968A JP 29996888 A JP29996888 A JP 29996888A JP H0766664 B2 JPH0766664 B2 JP H0766664B2
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- 230000003321 amplification Effects 0.000 description 9
- 238000003199 nucleic acid amplification method Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック型ランダムアクセスメモリに関
し、特にビット線対の信号増幅とリフレッシュ機能とを
有するセンスアンプ回路に関する。
し、特にビット線対の信号増幅とリフレッシュ機能とを
有するセンスアンプ回路に関する。
［従来の技術］ 第３図は従来例に係るセンスアンプ回路を含む、メモリ
セルアレイの回路図であり、Ｐチャンネルエンハンスメ
ント型MOSトランジスタとＮチャンネルエンハンスメン
ト型MOSトランジスタを用いたＣ−MOS回路構成の回路図
である。センスアンプ回路SAはＰチャンネルエンハンス
メント型MOSトランジスタ（以下、Pchトランジスタと称
す）TP1及びTP2とNchエンハンスメント型MOSトランジス
タ（以下、Nchトランジスタと称す）TN1及びTN2により
構成されている。第４図は第３図の回路の回路動作を説
明するためのタイミングチャートである。
セルアレイの回路図であり、Ｐチャンネルエンハンスメ
ント型MOSトランジスタとＮチャンネルエンハンスメン
ト型MOSトランジスタを用いたＣ−MOS回路構成の回路図
である。センスアンプ回路SAはＰチャンネルエンハンス
メント型MOSトランジスタ（以下、Pchトランジスタと称
す）TP1及びTP2とNchエンハンスメント型MOSトランジス
タ（以下、Nchトランジスタと称す）TN1及びTN2により
構成されている。第４図は第３図の回路の回路動作を説
明するためのタイミングチャートである。
以下、この従来例の回路の動作の説明をする。第４図の
Ａの期間においてプリチャージ信号φＰはNchトランジ
スタのスレッショルド電位（以下、VTと称す）を越える
十分高い電位（以下、高レベルと称す）であるため、ビ
ット線対BLOAとBLOBは、各々をドレインとソースに入力
され、プリチャージ信号φＰをゲート入力とするNchト
ランジスタTN9が活性化されていることにより、外部電
源（以下、VCOと称す）と接地電位（以下、GNDと称す）
の間の電位に保持される。その後プリチャージ信号φＰ
は高レベルからNchトランジスタのVT以下の電位（以
下、低レベルと称す）になる。第４図のＢの期間におい
てメモリセルを選択する信号φWL1低レベルから高レベ
ルとなり、信号φWL1をゲート入力とするNchトランジス
タTN7が活性化されコンデンサC1に保持された電化がビ
ット線BLOAに出力される。このときコンデンサC1に高レ
ベルの電位が充電されていたと仮定すると、第４図に示
されるようなΔＶの電位上昇がビット線BL0Aに生じる。
第４図のＣの期間においてセンスアンプを活性化する信
号φSPがVCCとGNDの間の電位から高レベルになり、同時
にセンスアンプを活性化する信号φSNがVCCとGNDの間の
電位から低レベルになる。この時ビット線BL0Aはビット
線BL0BよりΔＶだけ電圧が高いため、PchトランジスタT
P1及びTP2とNchトランジスタTN1及びTN2で構成されるセ
ンスアンプ回路のうち、PchトランジスタTP2とNchトラ
ンジスタTN1が活性化され、ビット線BL0Aは高レベル、
ビット線BL0Bは低レベルに電位差が増幅される。
Ａの期間においてプリチャージ信号φＰはNchトランジ
スタのスレッショルド電位（以下、VTと称す）を越える
十分高い電位（以下、高レベルと称す）であるため、ビ
ット線対BLOAとBLOBは、各々をドレインとソースに入力
され、プリチャージ信号φＰをゲート入力とするNchト
ランジスタTN9が活性化されていることにより、外部電
源（以下、VCOと称す）と接地電位（以下、GNDと称す）
の間の電位に保持される。その後プリチャージ信号φＰ
は高レベルからNchトランジスタのVT以下の電位（以
下、低レベルと称す）になる。第４図のＢの期間におい
てメモリセルを選択する信号φWL1低レベルから高レベ
ルとなり、信号φWL1をゲート入力とするNchトランジス
タTN7が活性化されコンデンサC1に保持された電化がビ
ット線BLOAに出力される。このときコンデンサC1に高レ
ベルの電位が充電されていたと仮定すると、第４図に示
されるようなΔＶの電位上昇がビット線BL0Aに生じる。
第４図のＣの期間においてセンスアンプを活性化する信
号φSPがVCCとGNDの間の電位から高レベルになり、同時
にセンスアンプを活性化する信号φSNがVCCとGNDの間の
電位から低レベルになる。この時ビット線BL0Aはビット
線BL0BよりΔＶだけ電圧が高いため、PchトランジスタT
P1及びTP2とNchトランジスタTN1及びTN2で構成されるセ
ンスアンプ回路のうち、PchトランジスタTP2とNchトラ
ンジスタTN1が活性化され、ビット線BL0Aは高レベル、
ビット線BL0Bは低レベルに電位差が増幅される。
［発明が解決しようとする問題点］ 上述した従来例に係るセンスアンプ回路を含むメモリセ
ルアレイ回路は、センスアンプ回路によりビット線間の
差信号を増幅する過程において、ビット線の容量に蓄え
られた電荷も充放電しなければならないため、センスア
ンプ回路によるビット線増幅時間が長く係ってしまう。
このビット線の増幅が完了しないと、第３図に示すNch
トランジスタTN10およびTN11を通してビット線の情報を
IOバスに伝達することができないため、ビット線の増幅
スピードが遅いとアクセスが遅れてしまうという欠点が
ある。さらに、ビット線の増幅過程において、第３図に
示す隣接ビット線間の寄生容量C10およびC11により、ビ
ット線の増幅を妨げる電圧ノズルが発生され、センスア
ンプ回路の誤増幅の一因となる欠点がある。
ルアレイ回路は、センスアンプ回路によりビット線間の
差信号を増幅する過程において、ビット線の容量に蓄え
られた電荷も充放電しなければならないため、センスア
ンプ回路によるビット線増幅時間が長く係ってしまう。
このビット線の増幅が完了しないと、第３図に示すNch
トランジスタTN10およびTN11を通してビット線の情報を
IOバスに伝達することができないため、ビット線の増幅
スピードが遅いとアクセスが遅れてしまうという欠点が
ある。さらに、ビット線の増幅過程において、第３図に
示す隣接ビット線間の寄生容量C10およびC11により、ビ
ット線の増幅を妨げる電圧ノズルが発生され、センスア
ンプ回路の誤増幅の一因となる欠点がある。
［発明の従来技術に対する相違点］ 上述した従来例に係るセンスアンプ回路に対し、本発明
による半導体メモリ回路は、ビット線間の微小差信号を
増幅するセンスアンプ回路が動作する時ビット線とセン
スアンプ回路を分離する２つのトランジスタと、センス
アンプ回路により増幅された信号により応答してビット
線の電位を増幅し、２つのトランジスタで構成される第
２のセンスアンプ回路を有するという相違点がある。
による半導体メモリ回路は、ビット線間の微小差信号を
増幅するセンスアンプ回路が動作する時ビット線とセン
スアンプ回路を分離する２つのトランジスタと、センス
アンプ回路により増幅された信号により応答してビット
線の電位を増幅し、２つのトランジスタで構成される第
２のセンスアンプ回路を有するという相違点がある。
［問題点を解決するための手段］ 本発明の要旨はメモリセルから供給されるデータに基づ
く電位差を伝達するビット線対と、該ビット線対の電位
差を増幅する第１センスアンプと、上記ビット線対と第
１センスアンプとの間に介在し、ビット線対と第１セン
スアンプとを接続または遮断するスイッチ回路と、第１
センスアンプで増幅された電圧差に基づきビット線の電
位差を増幅する第２センスアンプとを有することであ
る。
く電位差を伝達するビット線対と、該ビット線対の電位
差を増幅する第１センスアンプと、上記ビット線対と第
１センスアンプとの間に介在し、ビット線対と第１セン
スアンプとを接続または遮断するスイッチ回路と、第１
センスアンプで増幅された電圧差に基づきビット線の電
位差を増幅する第２センスアンプとを有することであ
る。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の実施例に係る半導体メモリ回路を含む
メモリセルアレイの回路図である。第１図中、本発明の
実施例に係る半導体メモリ回路は、PchトランジスタTP1
及びTP2とNchトランジスタTN1及びTN2で構成されリフレ
ッシュ機能を有している第１のセンスアンプ回路100
と、NchトランジスタTN3及びTN4で構成される第２のセ
ンスアンプ回路101と、NchトランジスタTN5及びTN6によ
り構成されている。第２図は第１図の回路の回路動作を
説明するためのタイミングチャートである。
メモリセルアレイの回路図である。第１図中、本発明の
実施例に係る半導体メモリ回路は、PchトランジスタTP1
及びTP2とNchトランジスタTN1及びTN2で構成されリフレ
ッシュ機能を有している第１のセンスアンプ回路100
と、NchトランジスタTN3及びTN4で構成される第２のセ
ンスアンプ回路101と、NchトランジスタTN5及びTN6によ
り構成されている。第２図は第１図の回路の回路動作を
説明するためのタイミングチャートである。
次に、本実施例の回路の動作の説明をする。第２図のＡ
の期間においてプリチャージ信号φＰは高レベルである
ため、ビット線対BL0AおよびBL0Bと接点BL0CおよびBL0D
は、各々をドレインとソースに入力され、プリチャージ
信号φＰをゲート入力とするNchトランジスタTN9が活性
化されていることにより、VCCとGNDの間の電位に保持さ
れ、その後ブリチャージ信号φＰは高レベルから低レベ
ルになる。第２図のＢの期間においてメモリセルを選択
する信号φWL1が低レベルから高レベルとなり、信号φW
L1をゲート入力とするNchトランジスタTN7が活性化され
コンデンサC1に保持された電荷がビット線BL0Aと接点BL
0Cに出力される。このときコンデンサC1に高レベルの電
位が充電されていたと仮定すると、第２図に示されるよ
うなΔＶの電位上昇がビット線BL0Aおよび節点BL0Cに生
じる。その後信号φTGが高レベルから低レベルになり、
ビット線BL0Aと節点BL0Cおよびビット線BL0Bと節点BL0B
の電位が分離される。第２図のＣの期間において、第１
のセンスアンプ100を活性化する信号φSPがVCCとGNDの
間の電位から高レベルになり、同時に第１のセンスアン
プ100を活性化する信号φSN1がVCCとGNDの間の電位から
低レベルになる。この時節点BL0Cは節点BL0DよりΔＶだ
け電位が高いため、PchトランジスタTP1及びTP2とNchト
ランジスタTN1及びTN2で構成される第１のセンスアンプ
回路100のうち、PchトランジスタTP2とNchトランジスタ
TN1が活性化され節点BL0Cは高レベルに、節点BL0Dは低
レベルに電位差が増幅される。この第１のセンスアンプ
回路100が動作する時、ビット線対BL0AおよびBL0Bの電
位増幅を行わないため増幅速度は非常に早くなる。その
後第２のセンスアンプ回路101を活性化させる信号φSN2
がVCCとGNDの間の電位から低レベルになるため、Nchト
ランジスタTN3及びTN4により構成される第２のセンスア
ンプ回路101は、節点BL0Cをゲート入力とするNchトラン
ジスタTN4が活性化され、ビット線BL0Bを低レベルにさ
せる。
の期間においてプリチャージ信号φＰは高レベルである
ため、ビット線対BL0AおよびBL0Bと接点BL0CおよびBL0D
は、各々をドレインとソースに入力され、プリチャージ
信号φＰをゲート入力とするNchトランジスタTN9が活性
化されていることにより、VCCとGNDの間の電位に保持さ
れ、その後ブリチャージ信号φＰは高レベルから低レベ
ルになる。第２図のＢの期間においてメモリセルを選択
する信号φWL1が低レベルから高レベルとなり、信号φW
L1をゲート入力とするNchトランジスタTN7が活性化され
コンデンサC1に保持された電荷がビット線BL0Aと接点BL
0Cに出力される。このときコンデンサC1に高レベルの電
位が充電されていたと仮定すると、第２図に示されるよ
うなΔＶの電位上昇がビット線BL0Aおよび節点BL0Cに生
じる。その後信号φTGが高レベルから低レベルになり、
ビット線BL0Aと節点BL0Cおよびビット線BL0Bと節点BL0B
の電位が分離される。第２図のＣの期間において、第１
のセンスアンプ100を活性化する信号φSPがVCCとGNDの
間の電位から高レベルになり、同時に第１のセンスアン
プ100を活性化する信号φSN1がVCCとGNDの間の電位から
低レベルになる。この時節点BL0Cは節点BL0DよりΔＶだ
け電位が高いため、PchトランジスタTP1及びTP2とNchト
ランジスタTN1及びTN2で構成される第１のセンスアンプ
回路100のうち、PchトランジスタTP2とNchトランジスタ
TN1が活性化され節点BL0Cは高レベルに、節点BL0Dは低
レベルに電位差が増幅される。この第１のセンスアンプ
回路100が動作する時、ビット線対BL0AおよびBL0Bの電
位増幅を行わないため増幅速度は非常に早くなる。その
後第２のセンスアンプ回路101を活性化させる信号φSN2
がVCCとGNDの間の電位から低レベルになるため、Nchト
ランジスタTN3及びTN4により構成される第２のセンスア
ンプ回路101は、節点BL0Cをゲート入力とするNchトラン
ジスタTN4が活性化され、ビット線BL0Bを低レベルにさ
せる。
第２図のＤの期間において、信号φTGが低レベルから高
レベルになり、ビット線BL0Aと節点BL0Cおよびビット線
BL0Bと節点BL0Dと各々の電位が接続される。この時節点
BL0Dとビート線BL0Bは共に低レベルであるため、電位変
動はなく、ビット線BL0Aは第１のセンスアンプ回路100
により、高レベルに電位増幅させられる。
レベルになり、ビット線BL0Aと節点BL0Cおよびビット線
BL0Bと節点BL0Dと各々の電位が接続される。この時節点
BL0Dとビート線BL0Bは共に低レベルであるため、電位変
動はなく、ビット線BL0Aは第１のセンスアンプ回路100
により、高レベルに電位増幅させられる。
なお、第２のセンスアンプ回路のNchトランジスタTN3及
びTN4をPchトランジスタに変えても同様な効果が得られ
る。
びTN4をPchトランジスタに変えても同様な効果が得られ
る。
［発明の効果］ 以上説明したように本発明は従来用いられていた第１の
センスアンプ回路に第２のセンスアンプ回路とNchトラ
ンジスタTN5およびTN6を具備することで、第１のセンス
アンプ回路の増幅速度が高速化され、NchトランジスタT
N10及びTN11を通してIOバスにビット線の情報を伝える
速度も早くなりアクセスタイムの高速化が可能となる効
果がある。さらに第２のセンスアンプ回路により、信号
φTGが低レベルから高レベルになるとき一方のビット線
が低レベルに増幅されているため、第１のセンスアンプ
回路の活性化しているPchトランジスタのゲート入力電
位の低下も生じず、アクティブ期間中に信号φTGの活性
化を行ってもセンスアンプ回路の増幅信号が減少せず、
スムーズに他方のビット線の電位を高レベルに増幅する
ことができ、センスアンプ回路の安定増幅を実現するこ
とが可能となる。加えて第１のセンスアンプ回路が動作
する時、ビット線対BL0AおよびBL0Bは増幅動作を行わな
いので第１図に示す隣接ビット線間の寄生容量G10およ
びC11により発生する電圧ノズルを無視することが可能
となり、センスアンプ動作マージン拡大が可能となる効
果がある。
センスアンプ回路に第２のセンスアンプ回路とNchトラ
ンジスタTN5およびTN6を具備することで、第１のセンス
アンプ回路の増幅速度が高速化され、NchトランジスタT
N10及びTN11を通してIOバスにビット線の情報を伝える
速度も早くなりアクセスタイムの高速化が可能となる効
果がある。さらに第２のセンスアンプ回路により、信号
φTGが低レベルから高レベルになるとき一方のビット線
が低レベルに増幅されているため、第１のセンスアンプ
回路の活性化しているPchトランジスタのゲート入力電
位の低下も生じず、アクティブ期間中に信号φTGの活性
化を行ってもセンスアンプ回路の増幅信号が減少せず、
スムーズに他方のビット線の電位を高レベルに増幅する
ことができ、センスアンプ回路の安定増幅を実現するこ
とが可能となる。加えて第１のセンスアンプ回路が動作
する時、ビット線対BL0AおよびBL0Bは増幅動作を行わな
いので第１図に示す隣接ビット線間の寄生容量G10およ
びC11により発生する電圧ノズルを無視することが可能
となり、センスアンプ動作マージン拡大が可能となる効
果がある。
第１図は本発明の一実施例に係る半導体メモリ回路を示
す回路図、第２図は一実施例回路の動作を説明するため
のタイミングチャート図、第３図は従来例に係るセンス
アンプ回路を示す回路図、第４図は第３図の回路の動作
を説明するためのタイミングチャート図である。 TP1〜TP2……Ｐチャンネルエンハンスメント型MOSトラ
ンジスタ、 TN1〜TN18……Ｎチャンネルエンハンスメント型MOSトラ
ンジスタ、 C1〜C4……コンデンサ、 C10,C11……寄生容量、 φＰ……プリチャージ信号、 φSP,φSN,φSN1,φSN2,φTG,φWL1,φWL2……信号、 BL0A,BL0B,BL1A,BL1B……ビット線、 BL0C,BL0D,BL1C,BL1D……節点、 100……第１のセンスアンプ回路、 101……第２のセンスアンプ回路。
す回路図、第２図は一実施例回路の動作を説明するため
のタイミングチャート図、第３図は従来例に係るセンス
アンプ回路を示す回路図、第４図は第３図の回路の動作
を説明するためのタイミングチャート図である。 TP1〜TP2……Ｐチャンネルエンハンスメント型MOSトラ
ンジスタ、 TN1〜TN18……Ｎチャンネルエンハンスメント型MOSトラ
ンジスタ、 C1〜C4……コンデンサ、 C10,C11……寄生容量、 φＰ……プリチャージ信号、 φSP,φSN,φSN1,φSN2,φTG,φWL1,φWL2……信号、 BL0A,BL0B,BL1A,BL1B……ビット線、 BL0C,BL0D,BL1C,BL1D……節点、 100……第１のセンスアンプ回路、 101……第２のセンスアンプ回路。
Claims (1)
- 【請求項１】メモリセルから供給されるデータに基づく
電圧差を伝達するビット線対と、該ビット線対の電圧差
を増幅する第１センスアンプと、上記ビット線対と第１
センスアンプとの間に介在し、ビット線対と第１センス
アンプとを接続または遮断するスイッチ回路と、第１セ
ンスアンプで増幅された電圧差に基づきビット線の電位
差を増幅する第２センスアンプとを有する半導体メモリ
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299968A JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
| US07/441,662 US5029137A (en) | 1988-11-28 | 1989-11-27 | Semiconductor memory device with tandem sense amplifier units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299968A JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146177A JPH02146177A (ja) | 1990-06-05 |
| JPH0766664B2 true JPH0766664B2 (ja) | 1995-07-19 |
Family
ID=17879151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299968A Expired - Lifetime JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5029137A (ja) |
| JP (1) | JPH0766664B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| JPH03176891A (ja) * | 1989-12-04 | 1991-07-31 | Nec Corp | 半導体記憶装置 |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| US5241503A (en) * | 1991-02-25 | 1993-08-31 | Motorola, Inc. | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers |
| JPH0536277A (ja) * | 1991-07-30 | 1993-02-12 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH05101659A (ja) * | 1991-10-09 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPH05242672A (ja) * | 1992-02-04 | 1993-09-21 | Nec Corp | 半導体ダイナミックメモリ |
| US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
| US5754478A (en) * | 1993-04-20 | 1998-05-19 | Micron Technology, Inc. | Fast, low power, write scheme for memory circuits using pulsed off isolation device |
| US5570317A (en) * | 1994-07-19 | 1996-10-29 | Intel Corporation | Memory circuit with stress circuitry for detecting defects |
| US6917552B2 (en) | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| JP4031651B2 (ja) | 2002-03-05 | 2008-01-09 | 株式会社日立製作所 | 半導体装置 |
| US7313041B1 (en) * | 2003-06-23 | 2007-12-25 | Cypress Semiconductor Corporation | Sense amplifier circuit and method |
| JP4729861B2 (ja) | 2004-04-02 | 2011-07-20 | 株式会社日立製作所 | 半導体記憶装置 |
| US7616513B1 (en) | 2004-10-29 | 2009-11-10 | Cypress Semiconductor Corporation | Memory device, current sense amplifier, and method of operating the same |
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