JPH02146177A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH02146177A JPH02146177A JP63299968A JP29996888A JPH02146177A JP H02146177 A JPH02146177 A JP H02146177A JP 63299968 A JP63299968 A JP 63299968A JP 29996888 A JP29996888 A JP 29996888A JP H02146177 A JPH02146177 A JP H02146177A
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- 230000005540 biological transmission Effects 0.000 abstract 1
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- 238000000034 method Methods 0.000 description 2
- 102100027070 BH3-like motif-containing cell death inducer Human genes 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はダイナミック型ランダムアクセスメモリに関し
、特にビット線対の信号増幅とリフレッシュ機能とを有
するセンスアンプ回路に関する。
、特にビット線対の信号増幅とリフレッシュ機能とを有
するセンスアンプ回路に関する。
［従来の技術］
第３図は従来例に係るセンスアンプ回路を含む、メモリ
セルアレイの回路図であり、Ｐチャンネルエンハンスメ
ント型ＭＯ５）ランジスタとＮチャンネルエンハンスメ
ント型ＭＯ３）ランジスタを用いたＣ−ＭＯ５回路構成
の回路図である。センスアンプ回路ＳＡはＰチャンネル
エンハンスメント型ＭＯ５）ランジスタ（以下、Ｐｃｈ
）ランジスタと称す）ＴＰＩ及びＴＰ２とＮｃｈエンハ
ンスメント型ＭＯ５）ランジスタ（以下、Ｎｃｈ）ラン
ジスタと称す）ＴＮＩ及びＴＮ２により構成されている
。第４図は第３図の回路の回路動作を説明するためのタ
イミングチャートである。
セルアレイの回路図であり、Ｐチャンネルエンハンスメ
ント型ＭＯ５）ランジスタとＮチャンネルエンハンスメ
ント型ＭＯ３）ランジスタを用いたＣ−ＭＯ５回路構成
の回路図である。センスアンプ回路ＳＡはＰチャンネル
エンハンスメント型ＭＯ５）ランジスタ（以下、Ｐｃｈ
）ランジスタと称す）ＴＰＩ及びＴＰ２とＮｃｈエンハ
ンスメント型ＭＯ５）ランジスタ（以下、Ｎｃｈ）ラン
ジスタと称す）ＴＮＩ及びＴＮ２により構成されている
。第４図は第３図の回路の回路動作を説明するためのタ
イミングチャートである。
以下、この従来例の回路の動作の説明をする。
第４図のＡの期間においてプリチャージ信号φＰはＮｃ
ｈ ）ランジスタのスレッショルド電位（以下、ＶＴと
称す）を越える十分高い電位（以下、高レベルと称す）
であるため、ビット線対ＢＬＯＡとＢＬＯＢは、各々を
ドレインとソースに入力され、プリチャージ信号φＰを
ゲート人力とするＮｃｈ）ランジスタＴＮ９が活性化さ
れていることにより、外部電源（以下、ＶＣＣと称す）
と接地電位（以下、ＧＮＤと称す）の間の電位に保持さ
れる。その後プリチャージ信号φＰは高レベルからＮｃ
ｈ）ランジスタのＶＴ以下の電位（以下、低レベルと称
す）になる。第４図のＢの期間においてメモリセルを選
択する信号φＷＬＩが低レベルから高レベルとなり、信
号φＷＬＩをゲート入力とするＮｃｈ）ランジスタＴＮ
７が活性化されコンデンサＣ１に保持された電荷がビッ
ト線ＢＬＯＡに出力される。このときコンデンサＣ１に
高レベルの電位が充電されていたと仮定すると、第４図
に示されるような△Ｖの電位上昇がビット線ＢＬＯＡに
生じる。第４図のＣの期間においてセンスアンプを活性
化する信号φＳＰがＶＣＣとＧＮＤの間の電位から高レ
ベルになり、同時にセンスアンプを活性化する信号φＳ
ＮがＶＣＣとＧＮＤの間の電位から低レベルになる。こ
の時ビット線ＢＬＯＡはビット線ＢＬＯＢよりΔＶだけ
電圧が高いため、Ｐｃｈ）ランジスタＴＰＩ及びＴＰ２
とＮｃｈトランジスタＴＮ１及びＴＮ２で構成されるセ
ンスアンプ回路のうち、Ｐｃｈ）ランジスタＴＰ２とＮ
ｃｈ）ランジスタＴＮＩが活性化され、ビット線ＢＬＯ
Ａは高レベル、ビット線ＢＬＯＢは低レベルに電位差が
増幅される。
ｈ ）ランジスタのスレッショルド電位（以下、ＶＴと
称す）を越える十分高い電位（以下、高レベルと称す）
であるため、ビット線対ＢＬＯＡとＢＬＯＢは、各々を
ドレインとソースに入力され、プリチャージ信号φＰを
ゲート人力とするＮｃｈ）ランジスタＴＮ９が活性化さ
れていることにより、外部電源（以下、ＶＣＣと称す）
と接地電位（以下、ＧＮＤと称す）の間の電位に保持さ
れる。その後プリチャージ信号φＰは高レベルからＮｃ
ｈ）ランジスタのＶＴ以下の電位（以下、低レベルと称
す）になる。第４図のＢの期間においてメモリセルを選
択する信号φＷＬＩが低レベルから高レベルとなり、信
号φＷＬＩをゲート入力とするＮｃｈ）ランジスタＴＮ
７が活性化されコンデンサＣ１に保持された電荷がビッ
ト線ＢＬＯＡに出力される。このときコンデンサＣ１に
高レベルの電位が充電されていたと仮定すると、第４図
に示されるような△Ｖの電位上昇がビット線ＢＬＯＡに
生じる。第４図のＣの期間においてセンスアンプを活性
化する信号φＳＰがＶＣＣとＧＮＤの間の電位から高レ
ベルになり、同時にセンスアンプを活性化する信号φＳ
ＮがＶＣＣとＧＮＤの間の電位から低レベルになる。こ
の時ビット線ＢＬＯＡはビット線ＢＬＯＢよりΔＶだけ
電圧が高いため、Ｐｃｈ）ランジスタＴＰＩ及びＴＰ２
とＮｃｈトランジスタＴＮ１及びＴＮ２で構成されるセ
ンスアンプ回路のうち、Ｐｃｈ）ランジスタＴＰ２とＮ
ｃｈ）ランジスタＴＮＩが活性化され、ビット線ＢＬＯ
Ａは高レベル、ビット線ＢＬＯＢは低レベルに電位差が
増幅される。
［発明が解決しようとする問題点コ
上述した従来例に係るセンスアンプ回路を含むメモリセ
ルアレイ回路は、センスアンプ回路によりビット線間の
差信号を増幅する過程において、ビット線の容量に蓄え
られた電荷も充放電しなければならないため、センスア
ンプ回路によるビット線増幅時間が長く係ってしまう。
ルアレイ回路は、センスアンプ回路によりビット線間の
差信号を増幅する過程において、ビット線の容量に蓄え
られた電荷も充放電しなければならないため、センスア
ンプ回路によるビット線増幅時間が長く係ってしまう。
このビット線の増幅が完了しないと、第３図に示すＮｃ
ｈ）ランジスタＴＮＩＯおよびＴＮＩＩを通してビット
線の情報な■０バスに伝達することができないため、ビ
ット線の増幅スピードが遅いとアクセスが遅れてしまう
という欠点がある。さらに、ビット線の増幅過程におい
て、第３図に示す隣接ビット線間の寄生容量Ｃ１０およ
びＣ１ｌにより、ビット線の増幅を妨げる電圧ノイズが
発生され、セン 増幅された電圧差に基づきビット線
の電位差を増スアンプ回路の誤増幅の一因となる欠点が
ある。 幅する第２センスアンプとを有することで
ある。
ｈ）ランジスタＴＮＩＯおよびＴＮＩＩを通してビット
線の情報な■０バスに伝達することができないため、ビ
ット線の増幅スピードが遅いとアクセスが遅れてしまう
という欠点がある。さらに、ビット線の増幅過程におい
て、第３図に示す隣接ビット線間の寄生容量Ｃ１０およ
びＣ１ｌにより、ビット線の増幅を妨げる電圧ノイズが
発生され、セン 増幅された電圧差に基づきビット線
の電位差を増スアンプ回路の誤増幅の一因となる欠点が
ある。 幅する第２センスアンプとを有することで
ある。
［発明の従来技術に対する相違点］
上述した従来例に係るセンスアンプ回路に対し、本発明
による半導体メモリ回路は、ビット線間の微小差信号を
増幅するセンスアンプ回路が動作する時ビット線とセン
スアンプ回路を分離する２つのトランジスタと、センス
アンプ回路により増幅された信号により応答してビット
線の電位を増幅し、２つのトランジスタで構成される第
２のセンスアンプ回路を有するという相違点がある。
による半導体メモリ回路は、ビット線間の微小差信号を
増幅するセンスアンプ回路が動作する時ビット線とセン
スアンプ回路を分離する２つのトランジスタと、センス
アンプ回路により増幅された信号により応答してビット
線の電位を増幅し、２つのトランジスタで構成される第
２のセンスアンプ回路を有するという相違点がある。
［問題点を解決するための手段］
本発明の要旨はメモリセルから供給されるデータに基づ
く電圧差を伝達するビット線対と、該ビット線対の電圧
差を増幅する第１センスアンプと、上記ビット線対と第
１センスアンプとの間に介在し、ビット線対と第１セン
スアンプとを接続または遮断するスイッチ回路と、第１
センスアンプで［実施例］ 次に本発明について図面を参照して説明する。
く電圧差を伝達するビット線対と、該ビット線対の電圧
差を増幅する第１センスアンプと、上記ビット線対と第
１センスアンプとの間に介在し、ビット線対と第１セン
スアンプとを接続または遮断するスイッチ回路と、第１
センスアンプで［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の実施例に係る半導体メモリ回路を含む
メモリセルアレイの回路図である。第１図中、本発明の
実施例に係る半導体メモリ回路は、Ｐｃｈ）ランジスタ
ＴＰＩ及びＴＰ２とＮｃｈトランジスタＴＮＩ及びＴＮ
２で構成されリフレッシュ機能を有している第１のセン
スアンプ回Ｐｉ１００と、Ｎｃｈ）ランジスタＴＮ３及
びＴＮ４で構成される第２のセンスアンプ回路１０１と
、Ｎａｈ）ランジスタＴＮ５及びＴＮ６により構成され
ている。第２図は第１図の回路の回路動作を説明するた
めのタイミングチャートである。
メモリセルアレイの回路図である。第１図中、本発明の
実施例に係る半導体メモリ回路は、Ｐｃｈ）ランジスタ
ＴＰＩ及びＴＰ２とＮｃｈトランジスタＴＮＩ及びＴＮ
２で構成されリフレッシュ機能を有している第１のセン
スアンプ回Ｐｉ１００と、Ｎｃｈ）ランジスタＴＮ３及
びＴＮ４で構成される第２のセンスアンプ回路１０１と
、Ｎａｈ）ランジスタＴＮ５及びＴＮ６により構成され
ている。第２図は第１図の回路の回路動作を説明するた
めのタイミングチャートである。
次に、本実施例の回路の動作の説明をする。第２図のＡ
の期間においてプリチャージ信号φＰは高レベルである
ため、ビット線対ＢＬＯＡおよびＢＬＯＢと節点ＢＬＯ
ＣおよびＢＬＯＤは、各々をドレインとソースに入力さ
れ、プリチャージ信号φＰをゲート入力とするＮｃｈ）
ランジスタＴＮ９が活性化されていることにより、ＶＣ
ＣとＧＮＤの間の電位に保持され、その後プリチャージ
信号φＰは高レベルから低レベルになる。第２図のＢの
期間においてメモリセルを選択する信号φＷＬＩが低レ
ベルから高レベルとなり、信号φＷＬ１をゲート入力と
するＮｃｈ ）ランジスタＴＮ７が活性化されコンデン
サＣ１に保持された電荷がビット線ＢＬＯＡと節点ＢＬ
ＯＣに出力される。
の期間においてプリチャージ信号φＰは高レベルである
ため、ビット線対ＢＬＯＡおよびＢＬＯＢと節点ＢＬＯ
ＣおよびＢＬＯＤは、各々をドレインとソースに入力さ
れ、プリチャージ信号φＰをゲート入力とするＮｃｈ）
ランジスタＴＮ９が活性化されていることにより、ＶＣ
ＣとＧＮＤの間の電位に保持され、その後プリチャージ
信号φＰは高レベルから低レベルになる。第２図のＢの
期間においてメモリセルを選択する信号φＷＬＩが低レ
ベルから高レベルとなり、信号φＷＬ１をゲート入力と
するＮｃｈ ）ランジスタＴＮ７が活性化されコンデン
サＣ１に保持された電荷がビット線ＢＬＯＡと節点ＢＬ
ＯＣに出力される。
このときコンデンサＣ１に高レベルの電位が充電されて
いたと仮定すると、第２図に示されるような△■の電位
上昇がビット線ＢＬＯＡおよび節点ＢＬＯＣに生じる。
いたと仮定すると、第２図に示されるような△■の電位
上昇がビット線ＢＬＯＡおよび節点ＢＬＯＣに生じる。
その後信号φＴＧが高レベルから低レベルになり、ビッ
ト線ＢＬＯＡと節点ＢＬＯＧおよびビット線ＢＬＯＢと
節点ＢＬＯＢの電位が分離される。第２図のＣの期間に
おいて、第１のセンスアンプ１００を活性化する信号φ
ＳＰがＶＣＣとＧＮＤの間の電位から高レベルになり、
同時に第１のセンスアンプ１００を活性化する信号φＳ
Ｎ１がｖＣＣとＧＮＤの間の電位から低レベルになる。
ト線ＢＬＯＡと節点ＢＬＯＧおよびビット線ＢＬＯＢと
節点ＢＬＯＢの電位が分離される。第２図のＣの期間に
おいて、第１のセンスアンプ１００を活性化する信号φ
ＳＰがＶＣＣとＧＮＤの間の電位から高レベルになり、
同時に第１のセンスアンプ１００を活性化する信号φＳ
Ｎ１がｖＣＣとＧＮＤの間の電位から低レベルになる。
この時節点ＢＬＯＣは節点ＢＬＯＤよりΔ■だけ電位が
高いため、Ｐｃｈ）ランジスタＴＰＩ及びＴＰ２とＮｃ
ｈ）ランジスタＴＮ１及び−Ｎ２で構成される第１のセ
ンスアンプ回路１００のうち、ＰｃｈトランジスタＴＰ
２とＮｃｈ）ランジスタＴＮＩが活性化され節点ＢＬＯ
Ｃは高レベルに、節点ＢＬＯＤは低レベルに電位差が増
幅される。この第１のセンスアンプ回路１００が動作す
る時、ビット線対ＢＬＯＡおよびＢＬＯＢの電位増幅を
行わないため増幅速度は非常に早くなる。その後第２の
センスアンプ回路１０１を活性化させる信号φＳＮ２が
ＶＣＣとＧＮＤの間の電位から低レベルになるため、Ｎ
ｃｈ）ランジスタＴＮ３及びＴＮ４により構成される第
２のセンスアンプ回路１０１は、節点ＢＬＯＣをゲート
入力とするＮｃｈ）ランジスタＴＮ４が活性化され、ビ
ット線ＢＬＯＢを低レベルにさせる。
高いため、Ｐｃｈ）ランジスタＴＰＩ及びＴＰ２とＮｃ
ｈ）ランジスタＴＮ１及び−Ｎ２で構成される第１のセ
ンスアンプ回路１００のうち、ＰｃｈトランジスタＴＰ
２とＮｃｈ）ランジスタＴＮＩが活性化され節点ＢＬＯ
Ｃは高レベルに、節点ＢＬＯＤは低レベルに電位差が増
幅される。この第１のセンスアンプ回路１００が動作す
る時、ビット線対ＢＬＯＡおよびＢＬＯＢの電位増幅を
行わないため増幅速度は非常に早くなる。その後第２の
センスアンプ回路１０１を活性化させる信号φＳＮ２が
ＶＣＣとＧＮＤの間の電位から低レベルになるため、Ｎ
ｃｈ）ランジスタＴＮ３及びＴＮ４により構成される第
２のセンスアンプ回路１０１は、節点ＢＬＯＣをゲート
入力とするＮｃｈ）ランジスタＴＮ４が活性化され、ビ
ット線ＢＬＯＢを低レベルにさせる。
第２図のＤの期間において、信号φＴＧが低レベルから
高レベルになり、ビット線ＢＬＯＡと節点ＢＬＯＣおよ
びビット線ＢＬＯＢと節点ＢＬＯＤの各々の電位が接続
される。この時節点ＢＬＯＤとビット線ＢＬＯＢは共に
低レベルであるため、電位変動はなく、ビット線ＢＬＯ
Ａは第１のセンスアンプ回路１００により、高レベルに
電位増幅させられる。
高レベルになり、ビット線ＢＬＯＡと節点ＢＬＯＣおよ
びビット線ＢＬＯＢと節点ＢＬＯＤの各々の電位が接続
される。この時節点ＢＬＯＤとビット線ＢＬＯＢは共に
低レベルであるため、電位変動はなく、ビット線ＢＬＯ
Ａは第１のセンスアンプ回路１００により、高レベルに
電位増幅させられる。
なお、第２のセンスアンプ回路のＮｃｈ）ランジスタＴ
Ｎ３及びＴＮ４をＰｃｈ）ランジスタに変えても同様な
効果が得られる。
Ｎ３及びＴＮ４をＰｃｈ）ランジスタに変えても同様な
効果が得られる。
［発明の効果コ
以上説明したように本発明は従来用いられていた第１の
センスアンプ回路に第２のセンスアンプ回路とＮｃｈ
）ランジスタＴＮ５およびＴＮ６を具備することで、第
１のセンスアンプ回路の増幅速度が高速化され、Ｎｃｈ
）ランジスタＴＮＩＯ及びＴＮＩＩを通してＩＯババス
ビット線の情報を伝える速度も早くなりアクセスタイム
の高速化が可能となる効果がある。さらに第２のセンス
アンプ回路により、信号φＴＧが低レベルから高レベル
になるとき一方のビット線が低レベルに増幅されている
ため、第１のセンスアンプ回路の活性化しているＰｃｈ
）ランジスタのゲート入力電位の低下も生じず、アクテ
ィブ期間中に信号φＴＧの活性化を行ってもセンスアン
プ回路の増幅信号が減少せず、スムーズに他方のビット
線の電位を高レベルに増幅することができ、センスアン
プ回路の安定増幅を実現することが可能となる。加えて
第１のセンスアンプ回路が動作する時、ビット線対ＢＬ
ＯＡおよびＢＬＯＢは増幅動作を行わないので第１図に
示す隣接ビット線間の寄生容量Ｃ１０およびＣ１ｌによ
り発生する電圧ノイズを無視することが可能となり、セ
ンスアンプ動作マージン拡大が可能となる効果がある。
センスアンプ回路に第２のセンスアンプ回路とＮｃｈ
）ランジスタＴＮ５およびＴＮ６を具備することで、第
１のセンスアンプ回路の増幅速度が高速化され、Ｎｃｈ
）ランジスタＴＮＩＯ及びＴＮＩＩを通してＩＯババス
ビット線の情報を伝える速度も早くなりアクセスタイム
の高速化が可能となる効果がある。さらに第２のセンス
アンプ回路により、信号φＴＧが低レベルから高レベル
になるとき一方のビット線が低レベルに増幅されている
ため、第１のセンスアンプ回路の活性化しているＰｃｈ
）ランジスタのゲート入力電位の低下も生じず、アクテ
ィブ期間中に信号φＴＧの活性化を行ってもセンスアン
プ回路の増幅信号が減少せず、スムーズに他方のビット
線の電位を高レベルに増幅することができ、センスアン
プ回路の安定増幅を実現することが可能となる。加えて
第１のセンスアンプ回路が動作する時、ビット線対ＢＬ
ＯＡおよびＢＬＯＢは増幅動作を行わないので第１図に
示す隣接ビット線間の寄生容量Ｃ１０およびＣ１ｌによ
り発生する電圧ノイズを無視することが可能となり、セ
ンスアンプ動作マージン拡大が可能となる効果がある。
第１図は本発明の一実施例に係る半導体メモリ回路を示
す回路図、第２図は一実施例回路の動作を説明するため
のタイミングチャート図、第３図は従来例に係るセンス
アンプ回路を示す回Ｎ図、第４図は第３図の回路の動作
を説明するための夕 ＢＬＯＣ，ＢＬＯＤ。 イミングチヤード図である※
ＢＬＩＣ，ＢＬＩＤ・・・・・・・節点、ＴＰＩ〜ＴＰ
２ ・ ・・・Ｐチャンネルエンハンス メント型ＭＯ３）ラング スタ、 １００・・・・・・・・第１のセンスアンプ回路、１０
１・・、φ・・・拳・第２のセンスアンプ回路。 ＴＮＩ〜ＴＮ１８・・・Ｎチャンネルエンハンスメント
型ＭＯ５）ラング スタ、 Ｃ１〜Ｃ４φ・・・・・コンデンサ、 ＣＩＯ，Ｃ１ｌ・・・・寄生容量、
す回路図、第２図は一実施例回路の動作を説明するため
のタイミングチャート図、第３図は従来例に係るセンス
アンプ回路を示す回Ｎ図、第４図は第３図の回路の動作
を説明するための夕 ＢＬＯＣ，ＢＬＯＤ。 イミングチヤード図である※
ＢＬＩＣ，ＢＬＩＤ・・・・・・・節点、ＴＰＩ〜ＴＰ
２ ・ ・・・Ｐチャンネルエンハンス メント型ＭＯ３）ラング スタ、 １００・・・・・・・・第１のセンスアンプ回路、１０
１・・、φ・・・拳・第２のセンスアンプ回路。 ＴＮＩ〜ＴＮ１８・・・Ｎチャンネルエンハンスメント
型ＭＯ５）ラング スタ、 Ｃ１〜Ｃ４φ・・・・・コンデンサ、 ＣＩＯ，Ｃ１ｌ・・・・寄生容量、
Claims (1)
- メモリセルから供給されるデータに基づく電圧差を伝達
するビット線対と、該ビット線対の電圧差を増幅する第
１センスアンプと、上記ビット線対と第１センスアンプ
との間に介在し、ビット線対と第１センスアンプとを接
続または遮断するスイッチ回路と、第１センスアンプで
増幅された電圧差に基づきビット線の電位差を増幅する
第２センスアンプとを有する半導体メモリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299968A JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
| US07/441,662 US5029137A (en) | 1988-11-28 | 1989-11-27 | Semiconductor memory device with tandem sense amplifier units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299968A JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146177A true JPH02146177A (ja) | 1990-06-05 |
| JPH0766664B2 JPH0766664B2 (ja) | 1995-07-19 |
Family
ID=17879151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299968A Expired - Lifetime JPH0766664B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5029137A (ja) |
| JP (1) | JPH0766664B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0589667A (ja) * | 1991-02-25 | 1993-04-09 | Motorola Inc | 改善されたページ・モード性能を有するダイナミツク・ランダム・アクセス・メモリおよびその方法 |
| JPH05101659A (ja) * | 1991-10-09 | 1993-04-23 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| US6671217B2 (en) | 2002-03-05 | 2003-12-30 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
| US6917552B2 (en) | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
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