JPH03116493A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH03116493A JPH03116493A JP1253569A JP25356989A JPH03116493A JP H03116493 A JPH03116493 A JP H03116493A JP 1253569 A JP1253569 A JP 1253569A JP 25356989 A JP25356989 A JP 25356989A JP H03116493 A JPH03116493 A JP H03116493A
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- 238000010586 diagram Methods 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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-
- G—PHYSICS
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G—PHYSICS
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえばＳＲＡＭ（スタティック型ランダム
アクセスメモリ）などの半導体メモリに用いられるセン
スアンプ回路に関する。
アクセスメモリ）などの半導体メモリに用いられるセン
スアンプ回路に関する。
（従来の技術）
半導体メモリにおけるビット線データ読出用のセンスア
ンプ回路は、従来、例えば第４図に示すような二段構成
出力反転型センスアンプ回路が用いられている。即ち、
（ＢＬ、ＢＬ）はメモリセルアレイの各カラムの一対の
ビット線、ＳＡ１およびＳＡ２はそれぞれ上記一対のビ
ット線（ＢＬ％ＢＬ）の電位差・を検知・増幅する一段
目の第１、第２のセンスアンプ回路、ＳＡ３は第１、第
２のセンスアンプ回路の各出力間の電位差を検知・増幅
する二段目の第３のセンスアンプ回路である。これらの
第１〜第３のセンスアンプ回路ＳＡ１〜ＳＡ３は、それ
ぞれＰチャネルカレントミラー負荷を有するＮチャネル
入力型のＣＭＯ８差動センスアンプ回路からなる。
ンプ回路は、従来、例えば第４図に示すような二段構成
出力反転型センスアンプ回路が用いられている。即ち、
（ＢＬ、ＢＬ）はメモリセルアレイの各カラムの一対の
ビット線、ＳＡ１およびＳＡ２はそれぞれ上記一対のビ
ット線（ＢＬ％ＢＬ）の電位差・を検知・増幅する一段
目の第１、第２のセンスアンプ回路、ＳＡ３は第１、第
２のセンスアンプ回路の各出力間の電位差を検知・増幅
する二段目の第３のセンスアンプ回路である。これらの
第１〜第３のセンスアンプ回路ＳＡ１〜ＳＡ３は、それ
ぞれＰチャネルカレントミラー負荷を有するＮチャネル
入力型のＣＭＯ８差動センスアンプ回路からなる。
第１のセンスアンプ回路ＳＡＩは、それぞれのゲートが
対応してビット線（ＢＬ、ＢＬ）に接続され、それぞれ
のソースが接地電位Ｖｓｓに共通接続された入力用のＮ
チャネルトランジスタ（Ｎ１１、Ｎ１２）と、それぞれ
のソースが電源電位ＶＣＣに共通接続され、それぞれの
ゲートが共通接続され、それぞれのドレインが対応して
Ｎチャネルトランジスタ（Ｎ１１、Ｎ１２）のドレイン
に接続された負荷用のＰチャネルトランジスタ（Ｐｌｌ
、ＰＩ３）とからなり、ＰチャネルトランジスタｐＨの
ゲート・ドレインが接続されており、Ｎチャネルトラン
ジスタＮ１２のドレインから出力が取出される。これに
より、ビット線ＢＬの電位がビット線ＢＬの電位よりも
低くなった時に高レベル“Ｈ”を出力し、ビット線ＢＬ
の電位がビット線ＢＬの電位よりも低くなった時に低レ
ベル“Ｌｏを出力する。すなわち、ＢＬを正転出力する
アンプである。
対応してビット線（ＢＬ、ＢＬ）に接続され、それぞれ
のソースが接地電位Ｖｓｓに共通接続された入力用のＮ
チャネルトランジスタ（Ｎ１１、Ｎ１２）と、それぞれ
のソースが電源電位ＶＣＣに共通接続され、それぞれの
ゲートが共通接続され、それぞれのドレインが対応して
Ｎチャネルトランジスタ（Ｎ１１、Ｎ１２）のドレイン
に接続された負荷用のＰチャネルトランジスタ（Ｐｌｌ
、ＰＩ３）とからなり、ＰチャネルトランジスタｐＨの
ゲート・ドレインが接続されており、Ｎチャネルトラン
ジスタＮ１２のドレインから出力が取出される。これに
より、ビット線ＢＬの電位がビット線ＢＬの電位よりも
低くなった時に高レベル“Ｈ”を出力し、ビット線ＢＬ
の電位がビット線ＢＬの電位よりも低くなった時に低レ
ベル“Ｌｏを出力する。すなわち、ＢＬを正転出力する
アンプである。
第２のセンスアンプ回路ＳＡ２は、それぞれのゲートが
対応してビット線（ＢＬＳＢＬ）に接続され、それぞれ
のソースが接地電位Ｖｓｓに共通接続された入力用のＮ
チャネルトランジスタ（Ｎ２１、Ｎ２２）と、それぞれ
のソースが電源電位Ｖｃｃに共通接続され、それぞれの
ゲートが共通接続され、それぞれのドレインが対応して
Ｎチャネルトランジスタ（Ｎ２１、Ｎ２２）のドレイン
に接続された負荷用のＰチャネルトランジスタ（Ｐ２１
、Ｐ２２）とからなり、ＰチャネルトランジスタＰ２２
のゲート・ドレインが接続されており、Ｎチャネルトラ
ンジスタＮ２１のドレインから出力が取出される。これ
により、ビット線ＢＬの電位がビット線ＢＬの電位より
も低くなった時に“Ｈ°レベルを出力する。すなわち、
ＢＬを正転出力するアンプである。
対応してビット線（ＢＬＳＢＬ）に接続され、それぞれ
のソースが接地電位Ｖｓｓに共通接続された入力用のＮ
チャネルトランジスタ（Ｎ２１、Ｎ２２）と、それぞれ
のソースが電源電位Ｖｃｃに共通接続され、それぞれの
ゲートが共通接続され、それぞれのドレインが対応して
Ｎチャネルトランジスタ（Ｎ２１、Ｎ２２）のドレイン
に接続された負荷用のＰチャネルトランジスタ（Ｐ２１
、Ｐ２２）とからなり、ＰチャネルトランジスタＰ２２
のゲート・ドレインが接続されており、Ｎチャネルトラ
ンジスタＮ２１のドレインから出力が取出される。これ
により、ビット線ＢＬの電位がビット線ＢＬの電位より
も低くなった時に“Ｈ°レベルを出力する。すなわち、
ＢＬを正転出力するアンプである。
第３のセンスアンプ回路ＳＡ３は、それぞれのゲートが
対応して第１のセンスアンプ回路ＳＡＩの出力ノード４
１および第２のセンスアンプ回路ＳＡ２の出力ノード４
２に接続され、それぞれのソースが接地電位Ｖｓｓに共
通接続された入力用のＮチャネルトランジスタ（Ｎ３１
、Ｎ３２）と、それぞれのソースが電源電位Ｖｃｃに共
通接続され、それぞれのゲートが共通接続され、それぞ
れのドレインが対応してＮチャネルトランジスタ（Ｎ３
１、Ｎ３２）のドレインに接続された負荷用のＰチャネ
ルトランジスタ（Ｐ３１、Ｐ３２）とからなり、Ｐチャ
ネルトランジスタＰ３２のゲート・ドレインが接続され
ており、ＮチャネルトランジスタＮ３１のドレイン（出
力ノード４３）から出力が取出される。すなわち、第１
のセンスアンプ回路ＳＡＩのデータを反転出力するアン
プである。これにより、第２のセンスアンプ回路ＳＡ２
の出力電位が第１のセンスアンプ回路ＳＡＩの出力電位
よりも低い時に“Ｌ”レベルを出力し、逆に、第１のセ
ンスアンプ回路ＳＡＩの出力電位が第２のセンスアンプ
回路ＳＡ２の出力電位よりも低い時に“Ｈ“レベルを出
力する。
対応して第１のセンスアンプ回路ＳＡＩの出力ノード４
１および第２のセンスアンプ回路ＳＡ２の出力ノード４
２に接続され、それぞれのソースが接地電位Ｖｓｓに共
通接続された入力用のＮチャネルトランジスタ（Ｎ３１
、Ｎ３２）と、それぞれのソースが電源電位Ｖｃｃに共
通接続され、それぞれのゲートが共通接続され、それぞ
れのドレインが対応してＮチャネルトランジスタ（Ｎ３
１、Ｎ３２）のドレインに接続された負荷用のＰチャネ
ルトランジスタ（Ｐ３１、Ｐ３２）とからなり、Ｐチャ
ネルトランジスタＰ３２のゲート・ドレインが接続され
ており、ＮチャネルトランジスタＮ３１のドレイン（出
力ノード４３）から出力が取出される。すなわち、第１
のセンスアンプ回路ＳＡＩのデータを反転出力するアン
プである。これにより、第２のセンスアンプ回路ＳＡ２
の出力電位が第１のセンスアンプ回路ＳＡＩの出力電位
よりも低い時に“Ｌ”レベルを出力し、逆に、第１のセ
ンスアンプ回路ＳＡＩの出力電位が第２のセンスアンプ
回路ＳＡ２の出力電位よりも低い時に“Ｈ“レベルを出
力する。
次に、上記二段構成出力反転型センスアンプ回路の動作
について、第５図および第６図を参照して説明する。メ
モリの読出動作に際して、まず、プリチャージ期間にビ
ット線（ＢＬＳＢＬ）はそれぞれ“Ｈ”レベルにプリチ
ャージされるものとする。この後、メモリセルから例え
ば′Ｈ”データが読出された時に、ビット線ＢＬの電位
がＶｓｓ電位側に引き落とされてビット線ＢＬの電位（
“Ｈ”レベルのままである）との間に微少な電位差が生
じると、第１のセンスアンプ回路ＳＡＩが“Ｈ”レベル
を出力し、第２のセンスアンプ囲路ＳＡ２が“Ｌ”レベ
ルを出力するので、第３のセンスアンプ回路ＳＡ３が“
Ｌ°レベルを出力する。
について、第５図および第６図を参照して説明する。メ
モリの読出動作に際して、まず、プリチャージ期間にビ
ット線（ＢＬＳＢＬ）はそれぞれ“Ｈ”レベルにプリチ
ャージされるものとする。この後、メモリセルから例え
ば′Ｈ”データが読出された時に、ビット線ＢＬの電位
がＶｓｓ電位側に引き落とされてビット線ＢＬの電位（
“Ｈ”レベルのままである）との間に微少な電位差が生
じると、第１のセンスアンプ回路ＳＡＩが“Ｈ”レベル
を出力し、第２のセンスアンプ囲路ＳＡ２が“Ｌ”レベ
ルを出力するので、第３のセンスアンプ回路ＳＡ３が“
Ｌ°レベルを出力する。
この場合、第１のセンスアンプ回路ＳＡＩの動作時間に
着目すると、第１のセンスアンプ回路ＳＡＩの出力レベ
ルが決定するまでの動作にゲート１段分の遅延が生じる
。即ち、ＮチャネルトランジスタＮｉｌはプリチャージ
期間中からゲートに“Ｈ＃レベルのビット線ＢＬ電位が
与えられているのでオン状態のままであり、このＮチャ
ネルトランジスタＮｉｌのドレインにゲートが接続され
ている負荷用のＰチャネルトランジスタ（Ｐｌｌ、ＰＩ
３）もオン状態のままである。これに対して、Ｎチャネ
ルトランジスタＮ１２は、ゲート電位（ビット線ＢＬ電
位）が低下することによりオフ状態になるので、ゲート
１段分の遅延が生じる。
着目すると、第１のセンスアンプ回路ＳＡＩの出力レベ
ルが決定するまでの動作にゲート１段分の遅延が生じる
。即ち、ＮチャネルトランジスタＮｉｌはプリチャージ
期間中からゲートに“Ｈ＃レベルのビット線ＢＬ電位が
与えられているのでオン状態のままであり、このＮチャ
ネルトランジスタＮｉｌのドレインにゲートが接続され
ている負荷用のＰチャネルトランジスタ（Ｐｌｌ、ＰＩ
３）もオン状態のままである。これに対して、Ｎチャネ
ルトランジスタＮ１２は、ゲート電位（ビット線ＢＬ電
位）が低下することによりオフ状態になるので、ゲート
１段分の遅延が生じる。
一方、第２のセンスアンプ回路ＳＡ２の動作時間に着目
すると、第２のセンスアンプ回路ＳＡ２の出力レベルが
決定するまでの動作にゲート２段分の遅延が生じる。即
ち、ＮチャネルトランジスタＮ２１はプリチャージ期間
中からゲートに”Ｈ”レベルのビット線ＢＬ電位が与え
られているのでオン状態のままである。これに対して、
ＮチャネルトランジスタＮ２２は、ゲート電位（ビット
線ＢＬ電位）が低Ｆすることによりオフ状態になるので
、ゲート１段分の遅延が生じる。さらに、このＮチャ杢
ルトランジスタＮ２２がオフ状態になってそのドレイン
の電位がＨ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチャネルトランジスタ（Ｐ２１
、Ｐ２２）がオフ状態になるので、ここでもゲート１段
分の遅延が生じる。
すると、第２のセンスアンプ回路ＳＡ２の出力レベルが
決定するまでの動作にゲート２段分の遅延が生じる。即
ち、ＮチャネルトランジスタＮ２１はプリチャージ期間
中からゲートに”Ｈ”レベルのビット線ＢＬ電位が与え
られているのでオン状態のままである。これに対して、
ＮチャネルトランジスタＮ２２は、ゲート電位（ビット
線ＢＬ電位）が低Ｆすることによりオフ状態になるので
、ゲート１段分の遅延が生じる。さらに、このＮチャ杢
ルトランジスタＮ２２がオフ状態になってそのドレイン
の電位がＨ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチャネルトランジスタ（Ｐ２１
、Ｐ２２）がオフ状態になるので、ここでもゲート１段
分の遅延が生じる。
一方、第３のセンスアンプ回路ＳＡ３の動作時間に着目
すると、第１のセンスアンプ回路ＳＡＩの“Ｈ”レベル
出力および第２のセンスアンプ回ｌ５Ａ２の“Ｌ“レベ
ル出力を受けてがら第３のセンスアンプ回路ＳＡ３の出
力が“Ｌ”レベルに決定するまでの動作に、ゲート２段
分の遅延が生じる。即ち、第１のセンスアンプ回路ＳＡ
ＩからのＨ”レベル入力によりＮチャネルトランジスタ
Ｎ３１がオン状態になり、この後、第２のセンスアンプ
回路ＳＡ２がら“Ｌ”レベルが入力する。
すると、第１のセンスアンプ回路ＳＡＩの“Ｈ”レベル
出力および第２のセンスアンプ回ｌ５Ａ２の“Ｌ“レベ
ル出力を受けてがら第３のセンスアンプ回路ＳＡ３の出
力が“Ｌ”レベルに決定するまでの動作に、ゲート２段
分の遅延が生じる。即ち、第１のセンスアンプ回路ＳＡ
ＩからのＨ”レベル入力によりＮチャネルトランジスタ
Ｎ３１がオン状態になり、この後、第２のセンスアンプ
回路ＳＡ２がら“Ｌ”レベルが入力する。
これにより、基本的には第２のセンスアンプ回路ＳＡ２
と同様、ＮチャネルトランジスタＮ３２およびＰチャネ
ルトランジスタ（Ｐ３１、Ｐ３２）が順次オフ状態にな
る動作に伴ってゲート２段分の遅延が生じる。
と同様、ＮチャネルトランジスタＮ３２およびＰチャネ
ルトランジスタ（Ｐ３１、Ｐ３２）が順次オフ状態にな
る動作に伴ってゲート２段分の遅延が生じる。
従って、メモリセルから“Ｈ”データが読出された時に
上記二段構成出力反転型センスアンプ回路が“Ｌ＃レベ
ルを出力するまでの動作に、第２のセンスアンプ回路Ｓ
Ａ２によるゲート２段分の遅延と第３のセンスアンプ回
路ＳＡ３によるゲート２段分の遅延との合計でゲート４
段分の遅延が生じることになる。
上記二段構成出力反転型センスアンプ回路が“Ｌ＃レベ
ルを出力するまでの動作に、第２のセンスアンプ回路Ｓ
Ａ２によるゲート２段分の遅延と第３のセンスアンプ回
路ＳＡ３によるゲート２段分の遅延との合計でゲート４
段分の遅延が生じることになる。
上記とは逆に、メモリセルからＬ”データが読出された
時に上記二段構成出力反転型センスアンプ回路が“Ｈ″
レベル出力するまでの動作に際しては、ゲート３段分の
遅延が生じる。即ち、ビット線ＢＬの電位がＶＳＳ電位
側に引き落とされてビット線ＢＬの電位（“Ｈ″レベル
ままである）との間に微少な電位差が生じると、第１の
センスアンプ回路ＳＡＩが″Ｌ２レベルを出力し、第２
のセンスアンプ回路ＳＡ２が“Ｈ”レベルを出力し、第
３のセンスアンプ回路ＳＡ３が“Ｈ”レベルを出力する
。この場合、第１のセンスアンプ回路ＳＡＩの動作時間
に着目すると、ビット線ＢＬ７Ｉｉ位が低下することに
よりＮチャネルトランジスタＮｉｌがオフ状態になる動
作に伴ってゲート１段分の遅延が生じ、このＮチャネル
トランジスタＮｉｌがオフ状態になってそのドレインの
電位が“Ｈ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチャネルトランジスタ（Ｐｌｌ
、ＰＩ３）がオフ状態になる動作に伴ってゲート１段分
の遅延が生じ、合計でゲート２段分の遅延が生じる。
時に上記二段構成出力反転型センスアンプ回路が“Ｈ″
レベル出力するまでの動作に際しては、ゲート３段分の
遅延が生じる。即ち、ビット線ＢＬの電位がＶＳＳ電位
側に引き落とされてビット線ＢＬの電位（“Ｈ″レベル
ままである）との間に微少な電位差が生じると、第１の
センスアンプ回路ＳＡＩが″Ｌ２レベルを出力し、第２
のセンスアンプ回路ＳＡ２が“Ｈ”レベルを出力し、第
３のセンスアンプ回路ＳＡ３が“Ｈ”レベルを出力する
。この場合、第１のセンスアンプ回路ＳＡＩの動作時間
に着目すると、ビット線ＢＬ７Ｉｉ位が低下することに
よりＮチャネルトランジスタＮｉｌがオフ状態になる動
作に伴ってゲート１段分の遅延が生じ、このＮチャネル
トランジスタＮｉｌがオフ状態になってそのドレインの
電位が“Ｈ”レベルになり、このドレインにゲートが接
続されている負荷用のＰチャネルトランジスタ（Ｐｌｌ
、ＰＩ３）がオフ状態になる動作に伴ってゲート１段分
の遅延が生じ、合計でゲート２段分の遅延が生じる。
一方、第２のセンスアンプ回路ＳＡ２の動作時間に着目
すると、ビット線ＢＬ電位が低下することによりＮチャ
ネルトランジスタＮ２１がオフ状態になる動作に伴って
ゲート１段分の遅延が生じる。
すると、ビット線ＢＬ電位が低下することによりＮチャ
ネルトランジスタＮ２１がオフ状態になる動作に伴って
ゲート１段分の遅延が生じる。
一方、第３のセンスアンプ回路ＳＡ３においては、第２
のセンスアンプ回路ＳＡ２の“Ｈ”レベル出力を受けて
ＮチャネルトランジスタＮ３２およびＰチャネルトラン
ジスタ（Ｐ３１、Ｐ３２）が順次オン状態になると共に
、第１のセンスアンプ回路ＳＡＩの“Ｌ”レベル出力を
受けてＮチャネルトランジスタＮ３１がオフ状態になる
ので、“Ｈ°レベルを出力する。この場合、上記したよ
うなそれぞれのゲート１段分の遅延がほぼ等しいと考え
ると、第２のセンスアンプ回路ＳＡ２の″Ｈルベル出力
の方が第１のセンスアンプ回路ＳＡＩの“Ｌ″レベル出
力りもゲート１段分の遅延が少ないので、第３のセンス
アンプ回路ＳＡ”３においてＰチャネルトランジスタ（
Ｐ３１、Ｐ３２）がオン状態になる時間とＮチャネルト
ランジスタＮ３１がオフ状態になる時間とがほぼ等しく
なるので、動作め遅延は、見かけ上、ゲート１段分であ
る。
のセンスアンプ回路ＳＡ２の“Ｈ”レベル出力を受けて
ＮチャネルトランジスタＮ３２およびＰチャネルトラン
ジスタ（Ｐ３１、Ｐ３２）が順次オン状態になると共に
、第１のセンスアンプ回路ＳＡＩの“Ｌ”レベル出力を
受けてＮチャネルトランジスタＮ３１がオフ状態になる
ので、“Ｈ°レベルを出力する。この場合、上記したよ
うなそれぞれのゲート１段分の遅延がほぼ等しいと考え
ると、第２のセンスアンプ回路ＳＡ２の″Ｈルベル出力
の方が第１のセンスアンプ回路ＳＡＩの“Ｌ″レベル出
力りもゲート１段分の遅延が少ないので、第３のセンス
アンプ回路ＳＡ”３においてＰチャネルトランジスタ（
Ｐ３１、Ｐ３２）がオン状態になる時間とＮチャネルト
ランジスタＮ３１がオフ状態になる時間とがほぼ等しく
なるので、動作め遅延は、見かけ上、ゲート１段分であ
る。
従って、メモリセルから′Ｌ１データが読出された時に
上記二段構成出力反転型センスアンプ回路が“Ｈ”レベ
ルを出力するまでの動作に、第１のセンスアンプ回路Ｓ
ＡＩによるゲート２段分の遅延と第３のセンスアンプ回
路ＳＡ３によるゲート１段分の遅延との合計でゲート３
段分の遅延が生じることになる。
上記二段構成出力反転型センスアンプ回路が“Ｈ”レベ
ルを出力するまでの動作に、第１のセンスアンプ回路Ｓ
ＡＩによるゲート２段分の遅延と第３のセンスアンプ回
路ＳＡ３によるゲート１段分の遅延との合計でゲート３
段分の遅延が生じることになる。
上記したような二段構成出力反転型センスアンプ回路は
１．その動作に際してゲート３段分の遅延が生じる場合
（ベストバスの場合）とゲート４段分の遅延が生じる場
合（ワーストパスの場合）とがあり、センスアンプ回路
の動作速度はワーストパスの場合の動作速度により制約
され、これによりメモリ全体の読出速度が制約されると
いう問題がある。
１．その動作に際してゲート３段分の遅延が生じる場合
（ベストバスの場合）とゲート４段分の遅延が生じる場
合（ワーストパスの場合）とがあり、センスアンプ回路
の動作速度はワーストパスの場合の動作速度により制約
され、これによりメモリ全体の読出速度が制約されると
いう問題がある。
上記したように、動作に際してベストバスの場合とワー
ストパスの場合とが存在することは、二段構成出力反転
型センスアンプ回路に限らず、膜構成のセンスアンプ回
路でも、出力正転型のセンスアンプ回路でも共通する。
ストパスの場合とが存在することは、二段構成出力反転
型センスアンプ回路に限らず、膜構成のセンスアンプ回
路でも、出力正転型のセンスアンプ回路でも共通する。
（発明が解決しようとする課題）
上記したように従来のセンスアンプ回路は、動作速度が
ワーストパスの場合の動作速度により制約され、これに
よりメモリ全体の読出速度が制約されるという問題があ
る。
ワーストパスの場合の動作速度により制約され、これに
よりメモリ全体の読出速度が制約されるという問題があ
る。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、動作速度を高速化でき、メモリ全体の読出速
度を高速化し得るセンスアンプ回路を提供することにあ
る。
の目的は、動作速度を高速化でき、メモリ全体の読出速
度を高速化し得るセンスアンプ回路を提供することにあ
る。
［発明の構成］
（課題を解決するための手段）
本発明のセンスアンプ回路は、リードアクセス開始前に
、センスアンプ回路の動作がワーストパスとなる場合の
データ出力状態となるように出力電位が設定されること
を特徴とする。
、センスアンプ回路の動作がワーストパスとなる場合の
データ出力状態となるように出力電位が設定されること
を特徴とする。
（作 用）
メモリの読出動作に際して、センスアンプ回路の動作が
ワーストパスとなる場合のデータを読出す場合には、そ
の場合のデータ出力状態となるようにｐめ設定されてい
るので、ゲート遅延は生じない。これに対して、センス
アンプ回路の動作がベストバスとなる場合のデータを読
出す場合には、その動作に際してゲート遅延が生じるが
、この場合のゲート遅延はワーストパス時より短い。
ワーストパスとなる場合のデータを読出す場合には、そ
の場合のデータ出力状態となるようにｐめ設定されてい
るので、ゲート遅延は生じない。これに対して、センス
アンプ回路の動作がベストバスとなる場合のデータを読
出す場合には、その動作に際してゲート遅延が生じるが
、この場合のゲート遅延はワーストパス時より短い。
従って、センスアンプ回路の動作モードとしてはベスト
バスの場合のみ存在するようになり、その動作速度の高
速化が可能となるので、メモリ全体の読出速度が高速化
する。
バスの場合のみ存在するようになり、その動作速度の高
速化が可能となるので、メモリ全体の読出速度が高速化
する。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、半導体メモリにおけるビット線データ読出用
のセンスアンプ回路、例えば−膜構成の正転出力型セン
スアンプ回路を示している。即ち、（ＢＬＳＢＬ）はメ
モリセルアレイの各カラムの一対のビット線、ＳＡは上
記一対のビット線（ＢＬＳＢＬ）の電位差を検知・増幅
するセンスアンプ回路、１０は上記センスアンプ回路Ｓ
Ａの出力ノード１をプリチャージ期間に所定電位にプリ
チャージするための出力電位設定回路である。
のセンスアンプ回路、例えば−膜構成の正転出力型セン
スアンプ回路を示している。即ち、（ＢＬＳＢＬ）はメ
モリセルアレイの各カラムの一対のビット線、ＳＡは上
記一対のビット線（ＢＬＳＢＬ）の電位差を検知・増幅
するセンスアンプ回路、１０は上記センスアンプ回路Ｓ
Ａの出力ノード１をプリチャージ期間に所定電位にプリ
チャージするための出力電位設定回路である。
上記センスアンプ回路ＳＡは、例えばＰチャネルカレン
トミラー負荷を有するＮチャネル人力型のＣＭＯ８差動
センスアンプ回路からなり、それぞれのゲートが対応し
てビット線（ＢＬ、ＢＬ）に接続され、それぞれのソー
スが接地電［［Ｖｓｓに共通接続された入力用のＮチャ
ネルトランジスタ（Ｎｌ、Ｎ２）と、それぞれのソース
が電源電位Ｖｃｃに共通接続され、それぞれのゲートが
共通接続され、それぞれのドレインが対応して上記Ｎチ
ャネルトランジスタ（Ｎｌ、Ｎ２）のドレインに接続さ
れた負荷用のＰチャネルトランジスタ（ＰＩ、Ｐ２）と
からなり、ＰチャネルトランジスタＰ１のゲート・ドレ
インが接続されており、ＮチャネルトランジスタＮ２の
ドレイン（出力ノード１）から出力が取り出される。
トミラー負荷を有するＮチャネル人力型のＣＭＯ８差動
センスアンプ回路からなり、それぞれのゲートが対応し
てビット線（ＢＬ、ＢＬ）に接続され、それぞれのソー
スが接地電［［Ｖｓｓに共通接続された入力用のＮチャ
ネルトランジスタ（Ｎｌ、Ｎ２）と、それぞれのソース
が電源電位Ｖｃｃに共通接続され、それぞれのゲートが
共通接続され、それぞれのドレインが対応して上記Ｎチ
ャネルトランジスタ（Ｎｌ、Ｎ２）のドレインに接続さ
れた負荷用のＰチャネルトランジスタ（ＰＩ、Ｐ２）と
からなり、ＰチャネルトランジスタＰ１のゲート・ドレ
インが接続されており、ＮチャネルトランジスタＮ２の
ドレイン（出力ノード１）から出力が取り出される。
これにより、ビット線ＢＬの電位がビット線ＢＬの電位
よりも低くなった時に“Ｈ”レベルを出力し、逆に、ビ
ット線ＢＬの電位がビット線ＢＬの電位よりも低くなっ
た時に′Ｌ”レベルを出力する。
よりも低くなった時に“Ｈ”レベルを出力し、逆に、ビ
ット線ＢＬの電位がビット線ＢＬの電位よりも低くなっ
た時に′Ｌ”レベルを出力する。
上記出力電位設定回路１０は、センスアンプ回路ＳＡの
出力ノード１とＶＳＳ電位との間に接続された例えばＮ
チャネルトランジスタＮ３からなり、このＮチャネルト
ランジスタＮ３のゲートにプリチャージ信号ＰＲが印加
される。これにより、プリチャージ信号ＰＲが活性状態
（″Ｈ″レベル）の時にＮチャネルトランジスタＮ３が
オン状態になり、プリチャージ信号ＰＲが非活性状態（
“Ｌ。
出力ノード１とＶＳＳ電位との間に接続された例えばＮ
チャネルトランジスタＮ３からなり、このＮチャネルト
ランジスタＮ３のゲートにプリチャージ信号ＰＲが印加
される。これにより、プリチャージ信号ＰＲが活性状態
（″Ｈ″レベル）の時にＮチャネルトランジスタＮ３が
オン状態になり、プリチャージ信号ＰＲが非活性状態（
“Ｌ。
レベル）になると、ＮチャネルトランジスタＮ３がオフ
状態になる。
状態になる。
従って、出力電位設定回路１０は、リードアクセス開始
前（ここでは、プリチャージ解除後）に、センスアンプ
回路ＳＡの動作がワーストパスとなる場合のデータ出力
状態（ここでは“Ｌ”レベル出力）となるように、セン
スアンプ回路ＳＡの出力電位を設定する作用を有する。
前（ここでは、プリチャージ解除後）に、センスアンプ
回路ＳＡの動作がワーストパスとなる場合のデータ出力
状態（ここでは“Ｌ”レベル出力）となるように、セン
スアンプ回路ＳＡの出力電位を設定する作用を有する。
センスアンプ回路ＳＡの動作がベストバスになる場合の
動作モードは、ビット線ＢＬ電位が“Ｈ″レベル時にビ
ット線ＢＬ電位が″Ｌ″レヘルになり、出力ノード１に
“Ｈ”レベルが出力する場合であり、この動作モードで
はゲート１段分の遅延が生じる。これに対して、センス
アンプ回路ＳＡの動作がワーストパスになる場合の動作
モードは、ビット線ＢＬ電位が“Ｈ”レベルの時にビッ
ト線ＢＬ電位が“Ｌ”レベルになり、出力ノード１に“
Ｌ”レベルが出力する場合であるが、この場合の“Ｌ”
レベル出力は出力電位設定回路１０の作用により予め確
定しているので、この動作モードではゲート遅延が生じ
ない。
動作モードは、ビット線ＢＬ電位が“Ｈ″レベル時にビ
ット線ＢＬ電位が″Ｌ″レヘルになり、出力ノード１に
“Ｈ”レベルが出力する場合であり、この動作モードで
はゲート１段分の遅延が生じる。これに対して、センス
アンプ回路ＳＡの動作がワーストパスになる場合の動作
モードは、ビット線ＢＬ電位が“Ｈ”レベルの時にビッ
ト線ＢＬ電位が“Ｌ”レベルになり、出力ノード１に“
Ｌ”レベルが出力する場合であるが、この場合の“Ｌ”
レベル出力は出力電位設定回路１０の作用により予め確
定しているので、この動作モードではゲート遅延が生じ
ない。
従って、センスアンプ回路ＳＡの動作に伴う遅延は、ベ
ストパスの動作モードにおけるゲート１段分であるが、
遅延時間をさらに短縮するためには、ベストパスの動作
モードでＨ“レベルをさらに高速に立ち上げる目的で、
ビット線ＢＬ駆動用のトランジスタ（メモリセルの駆動
トランジスタ）の駆動力を上げるなどによってビット線
ＢＬを速く “Ｌ°レベルに引き落とし、Ｎチャネルト
ランジスタＮ２を速くオフ状態にすればよい。
ストパスの動作モードにおけるゲート１段分であるが、
遅延時間をさらに短縮するためには、ベストパスの動作
モードでＨ“レベルをさらに高速に立ち上げる目的で、
ビット線ＢＬ駆動用のトランジスタ（メモリセルの駆動
トランジスタ）の駆動力を上げるなどによってビット線
ＢＬを速く “Ｌ°レベルに引き落とし、Ｎチャネルト
ランジスタＮ２を速くオフ状態にすればよい。
第２図は、本発明の他の実施例として、−膜構成の反転
出力型センスアンプ回路を示している。
出力型センスアンプ回路を示している。
即ち、（ＢＬ、ＢＬ）はメモリセルアレイの各カラムの
一対のビット線、ＳＡは上記一対のビット線（ＢＬ、Ｂ
Ｌ）の電位差を検知・増幅するセンスアンプ回路、１０
はセンスアンプ回路の出力ノード１をプリチャージ期間
に所定電位にプリチャージするための出力電位設定回路
である。
一対のビット線、ＳＡは上記一対のビット線（ＢＬ、Ｂ
Ｌ）の電位差を検知・増幅するセンスアンプ回路、１０
はセンスアンプ回路の出力ノード１をプリチャージ期間
に所定電位にプリチャージするための出力電位設定回路
である。
センスアンプ回路ＳＡは、例えばＰチャネルカレントミ
ラー負荷を有するＮチャネル入力型のＣＭＯ８差動セン
スアンプ回路からなり、それぞれのゲートが対応してビ
ット線（ＢＬＳＢＬ）に接続され、それぞれのソースが
接地電位ＶＳＳに共通接続された入力用のＮチャネルト
ランジスタ（Ｎｌ、Ｎ２）と、それぞれのソースが電源
電位ｖＣＣに共通接続され、それぞれのゲートが共通接
続され、それぞれのドレインが対応して上記Ｎチャネル
トランジスタ（Ｎｌ、Ｎ２）のドレインに接続された負
荷用のＰチャネルトランジスタ（Ｐｉ、Ｐ２）とからな
り、ＰチャネルトランジスタＰ２のゲート・ドレインが
接続されており、ＮチャネルトランジスタＮ１のドレイ
ン（出力ノード１）から出力が取り出される。これによ
り、ビット線ＢＬの電位がビット線ＢＬの電位よりも低
くなった時にＨ”レベルを出力し、逆に、ビット線ＢＬ
の電位がビット線ＢＬの電位よりも低くなった時に“Ｌ
”レベルを出力する。
ラー負荷を有するＮチャネル入力型のＣＭＯ８差動セン
スアンプ回路からなり、それぞれのゲートが対応してビ
ット線（ＢＬＳＢＬ）に接続され、それぞれのソースが
接地電位ＶＳＳに共通接続された入力用のＮチャネルト
ランジスタ（Ｎｌ、Ｎ２）と、それぞれのソースが電源
電位ｖＣＣに共通接続され、それぞれのゲートが共通接
続され、それぞれのドレインが対応して上記Ｎチャネル
トランジスタ（Ｎｌ、Ｎ２）のドレインに接続された負
荷用のＰチャネルトランジスタ（Ｐｉ、Ｐ２）とからな
り、ＰチャネルトランジスタＰ２のゲート・ドレインが
接続されており、ＮチャネルトランジスタＮ１のドレイ
ン（出力ノード１）から出力が取り出される。これによ
り、ビット線ＢＬの電位がビット線ＢＬの電位よりも低
くなった時にＨ”レベルを出力し、逆に、ビット線ＢＬ
の電位がビット線ＢＬの電位よりも低くなった時に“Ｌ
”レベルを出力する。
出力電位設定回路１０は、センスアンプ回路ＳＡの出力
ノード１とＶ ｓｓｍ位との間に接続された例えばＮチ
ャネルトランジスタＮ３からなり、このＮチャネルトラ
ンジスタＮ３のゲートにプリチャージ信号ＰＲが印加さ
れる。これにより、プリチャージ信号ＰＲが活性状態（
“Ｈ“レベル）の時にＮチャネルトランジスタＮ３がオ
ン状態になり、プリチャージ信号ＰＲが非活性状態（“
Ｌ”レベル）になると、ＮチャネルトランジスタＮ３が
オフ状態になる。
ノード１とＶ ｓｓｍ位との間に接続された例えばＮチ
ャネルトランジスタＮ３からなり、このＮチャネルトラ
ンジスタＮ３のゲートにプリチャージ信号ＰＲが印加さ
れる。これにより、プリチャージ信号ＰＲが活性状態（
“Ｈ“レベル）の時にＮチャネルトランジスタＮ３がオ
ン状態になり、プリチャージ信号ＰＲが非活性状態（“
Ｌ”レベル）になると、ＮチャネルトランジスタＮ３が
オフ状態になる。
従って、出力電位設定回路１０は、リードアクセス開始
前に、センスアンプ回路ＳＡの動作がワーストパスとな
る場合のデータ出力状態（ここでは“Ｌ″レベル出力と
なるように、センスアンプ回路ＳＡの出力電位を設定す
る作用を有する。
前に、センスアンプ回路ＳＡの動作がワーストパスとな
る場合のデータ出力状態（ここでは“Ｌ″レベル出力と
なるように、センスアンプ回路ＳＡの出力電位を設定す
る作用を有する。
センスアンプ回路ＳＡの動作がベストバスになる場合の
動作モードは、ビット線ＢＬ電位が“Ｈ＃レベルの時に
ビット線ＢＬ電位が“Ｌ”レベルになり、出力ノード１
に“Ｈ”レベルが出力する場合であり、この動作モード
ではゲート１段分の遅延が生じる。これに対して、セン
スアンプ回路ＳＡの動作がワーストパスになる場合の動
作モードは、ビットｆｉＢＬ電位が“Ｈ＃レベルの時に
ビット線ＢＬ電位が“Ｌ”レベルになり、出力ノード１
に“Ｌ“レベルが出力する場合であるが、この場合の“
Ｌ”レベル出力は出力電位設定回路１０の作用により予
め確定しているので、この動作モードではゲート遅延が
生じない。
動作モードは、ビット線ＢＬ電位が“Ｈ＃レベルの時に
ビット線ＢＬ電位が“Ｌ”レベルになり、出力ノード１
に“Ｈ”レベルが出力する場合であり、この動作モード
ではゲート１段分の遅延が生じる。これに対して、セン
スアンプ回路ＳＡの動作がワーストパスになる場合の動
作モードは、ビットｆｉＢＬ電位が“Ｈ＃レベルの時に
ビット線ＢＬ電位が“Ｌ”レベルになり、出力ノード１
に“Ｌ“レベルが出力する場合であるが、この場合の“
Ｌ”レベル出力は出力電位設定回路１０の作用により予
め確定しているので、この動作モードではゲート遅延が
生じない。
第３図は、本発明のさらに他の実施例として、二段構成
の出力反転型センスアンプ回路を示しており、第４図を
参照して前述した従来の二段構成の出力反転型センスア
ンプ回路の出力ノード４３をプリチャージ期間に所定電
位にプリチャージするための出力電位設定回路１ｏが付
加されたものであり、第４図中と同一部分には同一符号
を付してその説明を省略する。
の出力反転型センスアンプ回路を示しており、第４図を
参照して前述した従来の二段構成の出力反転型センスア
ンプ回路の出力ノード４３をプリチャージ期間に所定電
位にプリチャージするための出力電位設定回路１ｏが付
加されたものであり、第４図中と同一部分には同一符号
を付してその説明を省略する。
出力電位設定回路１ｏは、センスアンプ回路ＳＡの出力
ノード４３とＶ ５ｓｌｉ位との間に接続された例えば
ＮチャネルトランジスタＮ３からなり、このＮチャネル
トランジスタＮ３のゲートにプリチャージ信号ＰＲが印
加される。これにより、プリチャージ信号ＰＲが活性状
態（“Ｈ”レベル）の時にＮチャネルトランジスタＮ３
がオン状態になり、プリチャージ信号ＰＲが非活性状態
（“Ｌ＃レベル）になると、ＮチャネルトランジスタＮ
３がオフ状態になる。
ノード４３とＶ ５ｓｌｉ位との間に接続された例えば
ＮチャネルトランジスタＮ３からなり、このＮチャネル
トランジスタＮ３のゲートにプリチャージ信号ＰＲが印
加される。これにより、プリチャージ信号ＰＲが活性状
態（“Ｈ”レベル）の時にＮチャネルトランジスタＮ３
がオン状態になり、プリチャージ信号ＰＲが非活性状態
（“Ｌ＃レベル）になると、ＮチャネルトランジスタＮ
３がオフ状態になる。
従って、出力電位設定回路１０は、リードアクセス開始
前に、センスアンプ回路ＳＡの動作がワーストパスとな
る場合のデータ出力状態（ここでは“Ｌ”レベル出力）
となるように、センスアンプ回路ＳＡの出力電位を設定
する作用を有する。
前に、センスアンプ回路ＳＡの動作がワーストパスとな
る場合のデータ出力状態（ここでは“Ｌ”レベル出力）
となるように、センスアンプ回路ＳＡの出力電位を設定
する作用を有する。
なお、第３図のセンスアンプ回路ＳＡの動作がワースト
パスとなる場合は、従来例のセンスアンプ回路と同様に
、ビット線ＢＬ電位が“Ｈ”レベル、ビット線ＢＬ電位
が“Ｌ”レベルになることにより、第１のセンスアンプ
回路ＳＡＩがＨ’ レベルを出力し、第２のセンスアン
プ回路ＳＡ２がＬ”レベルを出力し、第３のセンスアン
プ回路ＳＡ３の出力ノード４３に“Ｌ＃レベルが出力す
る場合である。
パスとなる場合は、従来例のセンスアンプ回路と同様に
、ビット線ＢＬ電位が“Ｈ”レベル、ビット線ＢＬ電位
が“Ｌ”レベルになることにより、第１のセンスアンプ
回路ＳＡＩがＨ’ レベルを出力し、第２のセンスアン
プ回路ＳＡ２がＬ”レベルを出力し、第３のセンスアン
プ回路ＳＡ３の出力ノード４３に“Ｌ＃レベルが出力す
る場合である。
なお、前記各実施例の出力電位設定回路１０は、リード
アクセス開始前にセンスアンプ回路ＳＡの動作がワース
トパスとなる場合のデータ出力状態となるように設定で
きればよく、プリチャージ信号ＰＲに限らず、その他の
信号を用いてもよく、さらには、前記したような構成と
は異なる構成でもよい。
アクセス開始前にセンスアンプ回路ＳＡの動作がワース
トパスとなる場合のデータ出力状態となるように設定で
きればよく、プリチャージ信号ＰＲに限らず、その他の
信号を用いてもよく、さらには、前記したような構成と
は異なる構成でもよい。
また、−膜構成、二段構成、正転出力型、反転出力型を
問わず、Ｎチャネルカレントミラー負荷を有するＰチャ
ネル入力型のＣＭＯ５差動センスアンプ回路に本発明を
適用する場合には、出力ノードをリードアクセス開始前
に“Ｈルベル状態に設定すればよい。
問わず、Ｎチャネルカレントミラー負荷を有するＰチャ
ネル入力型のＣＭＯ５差動センスアンプ回路に本発明を
適用する場合には、出力ノードをリードアクセス開始前
に“Ｈルベル状態に設定すればよい。
また、本発明は、センスイネーブル制御信号により活性
化制御されるセンスアンプ回路にも適用でき、プリチャ
ージ期間に相補的なビット線対に電源電位Ｖｅｃの１／
２の電位がプリチャージされるセンスアンプ回路にも適
用できる。
化制御されるセンスアンプ回路にも適用でき、プリチャ
ージ期間に相補的なビット線対に電源電位Ｖｅｃの１／
２の電位がプリチャージされるセンスアンプ回路にも適
用できる。
［発明の効果］
上述したように本発明のセンスアンプ回路によれば、リ
ードアクセス開始前（例えばプリチャージ解除後）に、
センスアンプ回路の動作がワーストパスとなる場合のデ
ータ出力状態となるように設定されるので、動作速度を
高速化でき、メモリ全体の続出速度を高速化することが
できる。
ードアクセス開始前（例えばプリチャージ解除後）に、
センスアンプ回路の動作がワーストパスとなる場合のデ
ータ出力状態となるように設定されるので、動作速度を
高速化でき、メモリ全体の続出速度を高速化することが
できる。
従って、従来の半導体メモリの読出速度がある仕様を満
たすことが難しい場合に、本発明を適用することにより
、容品に仕様を満たすことができ、歩留りが向上する。
たすことが難しい場合に、本発明を適用することにより
、容品に仕様を満たすことができ、歩留りが向上する。
第１図は本発明のセンスアンプ回路の一実施例を示す回
路図、第２図および第３図はそれぞれ本発明の他の実施
例を示す回路図、第４図は従来のセンスアンプ回路を示
す回路図、第５図は第４図のセンスアンプ回路中の第１
のセンスアンプ回路の動作を示すタイミング図、第６図
は第４図のセンスアンプ回路中の第２のセンスアンプ回
路および第３のセンスアンプ回路の動作を示すタイミン
グ図である。 ＢＬ、ＢＬ・・・一対のビット線、ＳＡ、ＳＡＩ〜ＳＡ
３・・、・センスアンプ回路、Ｎｌ、Ｎ２．Ｎｉｌ。 Ｎ１２．Ｎ２１．Ｎ２２．Ｎ３１．Ｎ３２・・・入力用
のＮチャネルトランジスタ、Ｎ３・・・出力電位設定用
のＮチャネルトランジスタ、Ｐｉ、Ｐ２．Ｐｌｌ、Ｐｉ
２．Ｐ２１．Ｐ２２．Ｐ３１．Ｐ３２・・・負荷用のＰ
チャネルトランジスタ、１，４３・・・出力ノード、１
０・・・出力電位設定回路。
路図、第２図および第３図はそれぞれ本発明の他の実施
例を示す回路図、第４図は従来のセンスアンプ回路を示
す回路図、第５図は第４図のセンスアンプ回路中の第１
のセンスアンプ回路の動作を示すタイミング図、第６図
は第４図のセンスアンプ回路中の第２のセンスアンプ回
路および第３のセンスアンプ回路の動作を示すタイミン
グ図である。 ＢＬ、ＢＬ・・・一対のビット線、ＳＡ、ＳＡＩ〜ＳＡ
３・・、・センスアンプ回路、Ｎｌ、Ｎ２．Ｎｉｌ。 Ｎ１２．Ｎ２１．Ｎ２２．Ｎ３１．Ｎ３２・・・入力用
のＮチャネルトランジスタ、Ｎ３・・・出力電位設定用
のＮチャネルトランジスタ、Ｐｉ、Ｐ２．Ｐｌｌ、Ｐｉ
２．Ｐ２１．Ｐ２２．Ｐ３１．Ｐ３２・・・負荷用のＰ
チャネルトランジスタ、１，４３・・・出力ノード、１
０・・・出力電位設定回路。
Claims (4)
- （１）半導体メモリにおけるリードアクセス開始前に、
センスアンプ回路の動作がワーストパスとなる場合のデ
ータ出力状態となるように出力電位が設定されることを
特徴とするセンスアンプ回路。 - （２）センスアンプ回路の出力ノードと所定電位との間
に接続されたビット線プリチャージ信号によりゲート制
御されるＭＯＳトランジスタを具備することを特徴とす
る請求項１記載のセンスアンプ回路。 - （３）ビット線電位入力用ＭＯＳトランジスタがＮチャ
ネル型であり、リードアクセス開始前に出力電位が低レ
ベルに設定されることを特徴とする請求項１または２記
載のセンスアンプ回路。 - （４）ビット線電位入力用ＭＯＳトランジスタがＰチャ
ネル型であり、リードアクセス開始前に出力電位が高い
レベルに設定されることを特徴とする請求項１または２
記載のセンスアンプ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253569A JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
| KR1019900015172A KR910006994A (ko) | 1989-09-28 | 1990-09-25 | 센스 앰프회로 |
| EP90118471A EP0420189B1 (en) | 1989-09-28 | 1990-09-26 | Sense amplifier circuit |
| DE69024733T DE69024733T2 (de) | 1989-09-28 | 1990-09-26 | Leseverstärkerschaltung |
| US08/111,738 US5305272A (en) | 1989-09-28 | 1993-08-25 | Sense amplifier circuit |
| KR2019950012711U KR960009909Y1 (ko) | 1989-09-28 | 1995-06-05 | 센스앰프회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253569A JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116493A true JPH03116493A (ja) | 1991-05-17 |
| JPH0531238B2 JPH0531238B2 (ja) | 1993-05-12 |
Family
ID=17253197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253569A Granted JPH03116493A (ja) | 1989-09-28 | 1989-09-28 | センスアンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5305272A (ja) |
| EP (1) | EP0420189B1 (ja) |
| JP (1) | JPH03116493A (ja) |
| KR (2) | KR910006994A (ja) |
| DE (1) | DE69024733T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| US5608681A (en) * | 1996-01-22 | 1997-03-04 | Lsi Logic Corporation | Fast memory sense system |
| DE69626975T2 (de) * | 1996-09-02 | 2003-11-06 | Siemens Ag | Leseverstärker in Strombetriebsart |
| US6032274A (en) * | 1997-06-20 | 2000-02-29 | Micron Technology, Inc. | Method and apparatus for compressed data testing of more than one memory array |
| US5935263A (en) * | 1997-07-01 | 1999-08-10 | Micron Technology, Inc. | Method and apparatus for memory array compressed data testing |
| US5959921A (en) * | 1997-07-24 | 1999-09-28 | Micron Technology, Inc. | Sense amplifier for complement or no-complementary data signals |
| US5809038A (en) * | 1997-07-24 | 1998-09-15 | Micron Technology, Inc. | Method and apparatus for reading compressed test data from memory devices |
| US6295618B1 (en) * | 1998-08-25 | 2001-09-25 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| JP2001028429A (ja) * | 1999-07-15 | 2001-01-30 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| FR2823362B1 (fr) | 2001-04-06 | 2005-03-11 | St Microelectronics Sa | Dispositif de lecture de cellules memoire |
| KR100528789B1 (ko) * | 2003-08-01 | 2005-11-15 | 주식회사 하이닉스반도체 | 셀프 리프래쉬 모드 진입을 위한 클럭 인에이블 버퍼 |
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| JPS59119589A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | 差動増幅器 |
-
1989
- 1989-09-28 JP JP1253569A patent/JPH03116493A/ja active Granted
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1990
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1993
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1995
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Patent Citations (1)
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