JPH0636586A - 半導体読み出し専用記憶装置 - Google Patents
半導体読み出し専用記憶装置Info
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- JPH0636586A JPH0636586A JP19035692A JP19035692A JPH0636586A JP H0636586 A JPH0636586 A JP H0636586A JP 19035692 A JP19035692 A JP 19035692A JP 19035692 A JP19035692 A JP 19035692A JP H0636586 A JPH0636586 A JP H0636586A
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Abstract
(57)【要約】
【目的】データ読み出し動作に際してセンスアンプに生
じる貫通電流の期間が短く、消費電流を低減し得る半導
体読み出し専用記憶装置を提供する。 【構成】データ読み出し前にビット線13・第１のダミー
ビット線14がプリチャージされ、データ読み出し時にビ
ット線・第１のダミービット線間の電位差がセンス増幅
される半導体ＲＯＭにおいて、ビット線と等価な負荷容
量を有する第２のダミービット線41と、これをデータ読
み出し前にプリチャージする回路44と、メモリセル11と
等価なビット線駆動能力を有し、第２のダミービット線
とワード線12とに接続され、選択時にオン状態となるよ
うに設定されたダミーメモリセル42と、データ読み出し
時に第２のダミービット線の電位がプリチャージ電位か
ら所定電位だけ変化したことを検知し、センスイネーブ
ル信号を非活性状態に制御する回路（46、47）とを具備
することを特徴とする。
じる貫通電流の期間が短く、消費電流を低減し得る半導
体読み出し専用記憶装置を提供する。 【構成】データ読み出し前にビット線13・第１のダミー
ビット線14がプリチャージされ、データ読み出し時にビ
ット線・第１のダミービット線間の電位差がセンス増幅
される半導体ＲＯＭにおいて、ビット線と等価な負荷容
量を有する第２のダミービット線41と、これをデータ読
み出し前にプリチャージする回路44と、メモリセル11と
等価なビット線駆動能力を有し、第２のダミービット線
とワード線12とに接続され、選択時にオン状態となるよ
うに設定されたダミーメモリセル42と、データ読み出し
時に第２のダミービット線の電位がプリチャージ電位か
ら所定電位だけ変化したことを検知し、センスイネーブ
ル信号を非活性状態に制御する回路（46、47）とを具備
することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体読み出し専用記
憶装置（以下、半導体ＲＯＭと記す）に係り、特にデー
タの検出を行うためのセンスアンプのイネーブル信号と
して同期クロック信号を用いる同期型の半導体読み出し
専用記憶装置に関する。
憶装置（以下、半導体ＲＯＭと記す）に係り、特にデー
タの検出を行うためのセンスアンプのイネーブル信号と
して同期クロック信号を用いる同期型の半導体読み出し
専用記憶装置に関する。
【０００２】
【従来の技術】図３は、従来の同期型の半導体ＲＯＭ
（例えばＣＭＯＳ型のマスクＲＯＭ）における一部を示
す回路図である。
（例えばＣＭＯＳ型のマスクＲＯＭ）における一部を示
す回路図である。
【０００３】図３において、ＲＯＭセル（代表的に１個
のみ示している。）11は行列状に配列されてメモリセル
アレイを構成している。このＲＯＭセル11は、例えばソ
ースが接地電位ＶSSに接続されたＮチャネルＭＯＳトラ
ンジスタ15からなり、そのゲート閾値が記憶データの
“０”、“１”に応じて設定されている。
のみ示している。）11は行列状に配列されてメモリセル
アレイを構成している。このＲＯＭセル11は、例えばソ
ースが接地電位ＶSSに接続されたＮチャネルＭＯＳトラ
ンジスタ15からなり、そのゲート閾値が記憶データの
“０”、“１”に応じて設定されている。
【０００４】12は上記メモリセルアレイにおける同一行
のＲＯＭセル11のゲートに共通に接続されているワード
線であり、代表的に１本のみ示している。このワード線
12は、ロウデコーダ（図示せず）により選択され、ワー
ド線駆動信号ＷＤが供給される。13は上記メモリセルア
レイにおける同一列のＲＯＭセルのドレインに共通に接
続されているビット線であり、代表的に１本のみ示して
いる。
のＲＯＭセル11のゲートに共通に接続されているワード
線であり、代表的に１本のみ示している。このワード線
12は、ロウデコーダ（図示せず）により選択され、ワー
ド線駆動信号ＷＤが供給される。13は上記メモリセルア
レイにおける同一列のＲＯＭセルのドレインに共通に接
続されているビット線であり、代表的に１本のみ示して
いる。
【０００５】14は上記ビット線13と等価な負荷容量16を
有するダミービット線、17は上記ビット線13およびダミ
ービット線14に接続されているプリチャージ回路、18は
上記プリチャージ回路17にプリチャージ信号／ＰＲを伝
達するためのプリチャージ信号線である。
有するダミービット線、17は上記ビット線13およびダミ
ービット線14に接続されているプリチャージ回路、18は
上記プリチャージ回路17にプリチャージ信号／ＰＲを伝
達するためのプリチャージ信号線である。
【０００６】21は前記ビット線・ダミービット線間の電
位差をセンス増幅するセンスアンプである。このセンス
アンプ21は、それぞれのゲートが対応してビット線13お
よびダミービット線14に接続されている差動型のセンス
入力用（駆動用）のＮＭＯＳトランジスタ24および25
と、上記両トランジスタのソース共通接続ノードとＶSS
ノードとの間に接続され、センスイネーブル信号ＲＤが
ゲートに供給される活性化制御用のＮＭＯＳトランジス
タ26と、前記トランジスタ24のドレインとＶCCノードと
の間に接続されている負荷用のＰＭＯＳトランジスタ22
と、これにカレントミラー接続されている負荷用のＰＭ
ＯＳトランジスタ23とからなる。27は上記センスアンプ
21の出力をバッファ増幅するデータ出力バッファであ
り、出力用インバータ28および29からなる。30はインバ
ータ31および32からなる制御回路であり、クロック信号
ＣＫを受けて前記プリチャージ信号／ＰＲおよびセンス
イネーブル信号ＲＤを出力する。図４は、図３のマスク
ＲＯＭにおけるデータ読み出し動作の一例を示すタイミ
ング波形図である。
位差をセンス増幅するセンスアンプである。このセンス
アンプ21は、それぞれのゲートが対応してビット線13お
よびダミービット線14に接続されている差動型のセンス
入力用（駆動用）のＮＭＯＳトランジスタ24および25
と、上記両トランジスタのソース共通接続ノードとＶSS
ノードとの間に接続され、センスイネーブル信号ＲＤが
ゲートに供給される活性化制御用のＮＭＯＳトランジス
タ26と、前記トランジスタ24のドレインとＶCCノードと
の間に接続されている負荷用のＰＭＯＳトランジスタ22
と、これにカレントミラー接続されている負荷用のＰＭ
ＯＳトランジスタ23とからなる。27は上記センスアンプ
21の出力をバッファ増幅するデータ出力バッファであ
り、出力用インバータ28および29からなる。30はインバ
ータ31および32からなる制御回路であり、クロック信号
ＣＫを受けて前記プリチャージ信号／ＰＲおよびセンス
イネーブル信号ＲＤを出力する。図４は、図３のマスク
ＲＯＭにおけるデータ読み出し動作の一例を示すタイミ
ング波形図である。
【０００７】図３のマスクＲＯＭのデータ読み出し動作
はよく知られているように、データ読み出し前にビット
線13・ダミービット線14がプリチャージされ、データ読
み出し時にビット線13の電位ＢＴとダミービット線14の
電位ＤＢとの電位差がセンスアンプ21によりセンス増幅
される。
はよく知られているように、データ読み出し前にビット
線13・ダミービット線14がプリチャージされ、データ読
み出し時にビット線13の電位ＢＴとダミービット線14の
電位ＤＢとの電位差がセンスアンプ21によりセンス増幅
される。
【０００８】即ち、まず、クロック信号ＣＫが“Ｈ”レ
ベルになると、プリチャージ信号／ＰＲが“Ｌ”レベル
になる。これにより、プリチャージ回路17がオン状態に
なり、ビット線13およびダミービット線14が“Ｈ”レベ
ル（電源電位ＶCC）にプリチャージされると共に同一レ
ベルにイコライズされる。この時、制御回路30から出力
するセンスイネーブル信号ＲＤは“Ｌ”レベルであるの
で、センスアンプ21は非活性状態である。
ベルになると、プリチャージ信号／ＰＲが“Ｌ”レベル
になる。これにより、プリチャージ回路17がオン状態に
なり、ビット線13およびダミービット線14が“Ｈ”レベ
ル（電源電位ＶCC）にプリチャージされると共に同一レ
ベルにイコライズされる。この時、制御回路30から出力
するセンスイネーブル信号ＲＤは“Ｌ”レベルであるの
で、センスアンプ21は非活性状態である。
【０００９】次に、クロック信号ＣＫが“Ｌ”レベルに
変化すると、プリチャージ信号／ＰＲが“Ｈ”レベルに
なり、プリチャージ回路17がオフ状態になり、ビット線
13およびダミービット線14に対するプリチャージが終了
する。この時、制御回路から出力するセンスイネーブル
信号ＲＤが“Ｈ”レベルになり、センスアンプ30が活性
状態になる。
変化すると、プリチャージ信号／ＰＲが“Ｈ”レベルに
なり、プリチャージ回路17がオフ状態になり、ビット線
13およびダミービット線14に対するプリチャージが終了
する。この時、制御回路から出力するセンスイネーブル
信号ＲＤが“Ｈ”レベルになり、センスアンプ30が活性
状態になる。
【００１０】次に、ワード線12が選択され、ワード線駆
動信号ＷＤが“Ｈ”レベルに変化すると、選択されたＲ
ＯＭセル11内のトランジスタ15がオンし、このトランジ
スタ15に接続されているビット線13がディスチャージさ
れる。所定時間が経過し、ビット線13・ダミービット線
14間の電位差がΔＶ以上になると、センスアンプ21の出
力ノードＳＢが“Ｌ”レベルになり、これが出力バッフ
ァ27を経て読み出しデータＯＵＴとして出力する。
動信号ＷＤが“Ｈ”レベルに変化すると、選択されたＲ
ＯＭセル11内のトランジスタ15がオンし、このトランジ
スタ15に接続されているビット線13がディスチャージさ
れる。所定時間が経過し、ビット線13・ダミービット線
14間の電位差がΔＶ以上になると、センスアンプ21の出
力ノードＳＢが“Ｌ”レベルになり、これが出力バッフ
ァ27を経て読み出しデータＯＵＴとして出力する。
【００１１】次に、クロック信号ＣＫが再び“Ｈ”レベ
ルになると、ビット線13およびダミービット線14のプリ
チャージが再び開始し、さらに、センスイネーブル信号
ＲＤが“Ｌ”レベルになり、センスアンプ21が非活性状
態になる。
ルになると、ビット線13およびダミービット線14のプリ
チャージが再び開始し、さらに、センスイネーブル信号
ＲＤが“Ｌ”レベルになり、センスアンプ21が非活性状
態になる。
【００１２】上記マスクＲＯＭのデータ読み出し動作に
際して、センスアンプ21の動作期間は、センスイネーブ
ル信号ＲＤに依存している。即ち、信号ＲＤが“Ｈ”レ
ベルの期間ｔでは、活性化制御用のＮＭＯＳトランジス
タ26がオンし、センスアンプ21は常に活性状態である。
従って、センスアンプ21の出力ノードＳＢの論理レベル
が決定した後も、次にクロック信号ＣＫが“Ｈ”レベル
になるまでは、センスアンプ21は非活性状態にはならな
い。
際して、センスアンプ21の動作期間は、センスイネーブ
ル信号ＲＤに依存している。即ち、信号ＲＤが“Ｈ”レ
ベルの期間ｔでは、活性化制御用のＮＭＯＳトランジス
タ26がオンし、センスアンプ21は常に活性状態である。
従って、センスアンプ21の出力ノードＳＢの論理レベル
が決定した後も、次にクロック信号ＣＫが“Ｈ”レベル
になるまでは、センスアンプ21は非活性状態にはならな
い。
【００１３】ここで、ＲＯＭセル11内のトランジスタ15
がオンすると、このトランジスタ15に接続されているビ
ット線13がディスチャージされ、やがて“Ｌ”レベルに
なる。すると、センスアンプ21内の上記ビット線13に接
続されているＮＭＯＳトランジスタ24がオフし、このト
ランジスタ24のドレインノードＳＡの電位はＶCC−Ｖth
p （Ｖthp は上記トランジスタ24のドレイン側のＰＭＯ
Ｓトランジスタ22の閾値）で安定し、センスアンプ21内
の出力ノードＳＢに接続されているＰＭＯＳトランジス
タ23は出力ノードＳＢに電流を流し続ける。この時、セ
ンスアンプ21内のダミービット線14に接続されているＮ
ＭＯＳトランジスタ25はオン状態であり、出力ノードＳ
Ｂの電位を引き下げる。この結果、ＶCCノード、負荷用
のＰＭＯＳトランジスタ23、駆動用のＮＭＯＳトランジ
スタ25、活性化制御用のＮＭＯＳトランジスタ26、ＶSS
ノードの経路に貫通電流が流れる。この貫通電流は、セ
ンスアンプ21の出力ノードＳＢの論理レベルが安定した
後も、前記センスイネーブル信号ＲＤが“Ｈ”レベルの
期間ｔは流れ続ける。
がオンすると、このトランジスタ15に接続されているビ
ット線13がディスチャージされ、やがて“Ｌ”レベルに
なる。すると、センスアンプ21内の上記ビット線13に接
続されているＮＭＯＳトランジスタ24がオフし、このト
ランジスタ24のドレインノードＳＡの電位はＶCC−Ｖth
p （Ｖthp は上記トランジスタ24のドレイン側のＰＭＯ
Ｓトランジスタ22の閾値）で安定し、センスアンプ21内
の出力ノードＳＢに接続されているＰＭＯＳトランジス
タ23は出力ノードＳＢに電流を流し続ける。この時、セ
ンスアンプ21内のダミービット線14に接続されているＮ
ＭＯＳトランジスタ25はオン状態であり、出力ノードＳ
Ｂの電位を引き下げる。この結果、ＶCCノード、負荷用
のＰＭＯＳトランジスタ23、駆動用のＮＭＯＳトランジ
スタ25、活性化制御用のＮＭＯＳトランジスタ26、ＶSS
ノードの経路に貫通電流が流れる。この貫通電流は、セ
ンスアンプ21の出力ノードＳＢの論理レベルが安定した
後も、前記センスイネーブル信号ＲＤが“Ｈ”レベルの
期間ｔは流れ続ける。
【００１４】
【発明が解決しようとする課題】上記したように従来の
半導体読み出し専用記憶装置は、データ読み出し動作に
際してセンスアンプに生じる貫通電流の期間が長く、消
費電流が増大するという問題があった。
半導体読み出し専用記憶装置は、データ読み出し動作に
際してセンスアンプに生じる貫通電流の期間が長く、消
費電流が増大するという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、データ読み出し動作に際してセンスアンプに
生じる貫通電流の期間が短く、消費電流を低減し得る半
導体読み出し専用記憶装置を提供することを目的とす
る。
たもので、データ読み出し動作に際してセンスアンプに
生じる貫通電流の期間が短く、消費電流を低減し得る半
導体読み出し専用記憶装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明は、データ読み出
し前にビット線・第１のダミービット線がプリチャージ
され、データ読み出し時にビット線・第１のダミービッ
ト線間の電位差がセンスアンプによりセンス増幅される
同期型の半導体読み出し専用記憶装置において、前記ビ
ット線と等価な負荷容量を有する第２のダミービット線
と、この第２のダミービット線をデータ読み出し前に所
定電位にプリチャージするプリチャージ回路と、メモリ
セルと等価なビット線駆動能力を有し、前記第２のダミ
ービット線およびワード線に接続され、選択時にオン状
態となるように設定されたダミーメモリセルと、データ
読み出し時に上記第２のダミービット線の電位がプリチ
ャージ電位から所定電位だけ変化したことを検知するダ
ミービット線電位変化検知回路と、この回路の検知出力
を受けてセンスイネーブル信号を非活性状態に制御する
センスアンプ制御回路とを具備することを特徴とする。
し前にビット線・第１のダミービット線がプリチャージ
され、データ読み出し時にビット線・第１のダミービッ
ト線間の電位差がセンスアンプによりセンス増幅される
同期型の半導体読み出し専用記憶装置において、前記ビ
ット線と等価な負荷容量を有する第２のダミービット線
と、この第２のダミービット線をデータ読み出し前に所
定電位にプリチャージするプリチャージ回路と、メモリ
セルと等価なビット線駆動能力を有し、前記第２のダミ
ービット線およびワード線に接続され、選択時にオン状
態となるように設定されたダミーメモリセルと、データ
読み出し時に上記第２のダミービット線の電位がプリチ
ャージ電位から所定電位だけ変化したことを検知するダ
ミービット線電位変化検知回路と、この回路の検知出力
を受けてセンスイネーブル信号を非活性状態に制御する
センスアンプ制御回路とを具備することを特徴とする。
【００１７】
【作用】センスアンプ制御回路は、データ読み出し期間
内にセンスアンプの出力が有効なデータとして安定した
後にセンスアンプを非活性状態に制御するので、センス
アンプに生じる貫通電流の期間が極めて短くなり、消費
電流が低減される。この場合、センスアンプの動作開始
タイミングは従来と同様であり、センスアンプの出力は
従来と同様に高速に読み出される。
内にセンスアンプの出力が有効なデータとして安定した
後にセンスアンプを非活性状態に制御するので、センス
アンプに生じる貫通電流の期間が極めて短くなり、消費
電流が低減される。この場合、センスアンプの動作開始
タイミングは従来と同様であり、センスアンプの出力は
従来と同様に高速に読み出される。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の半導体読み出し専用記憶
装置の一実施例として、同期型のＣＭＯＳ型のマスクＲ
ＯＭの一部を示している。
に説明する。図１は、本発明の半導体読み出し専用記憶
装置の一実施例として、同期型のＣＭＯＳ型のマスクＲ
ＯＭの一部を示している。
【００１９】このマスクＲＯＭは、ＲＯＭセル11が行列
状に配列されたメモリセルアレイと、このメモリセルア
レイにおける同一行のセルトランジスタ15のゲートに共
通に接続されているワード線12と、上記メモリセルアレ
イにおける同一列のセルトランジスタ15のドレインに共
通に接続されているビット線13と、このビット線13と等
価な負荷容量16を有する第１のダミービット線14と、前
記ビット線13と等価な負荷容量を有するレベル検知用の
第２のダミービット線41と、前記メモリセルアレイから
データを読み出す前に上記ビット線13、第１のダミービ
ット線14および第２のダミービット線41を所定電位にプ
リチャージするプリチャージ回路（17、44）と、データ
読み出し時にセンスイネーブル信号を受けて前記ビット
線13・ダミービット線14間の電位差をセンス増幅するセ
ンスアンプ21と、前記ＲＯＭセル11と等価なビット線駆
動能力を有し、前記第２のダミービット線41と前記ワー
ド線12とに接続され、選択時にオン状態となるように設
定されたダミーＲＯＭセル42と、データ読み出し時に前
記第２のダミービット線41の電位がプリチャージ電位か
ら所定電位だけ変化したことを検知するダミービット線
電位変化検知回路46と、このダミービット線電位変化検
知回路46の検知出力を受けて前記センスイネーブル信号
を非活性状態に制御するセンスアンプ制御回路47と、前
記センスアンプ21の出力側に接続され、上記センスアン
プ21の出力をラッチする動作が前記センスアンプ制御回
路47の出力により制御されるラッチ回路48とを具備す
る。
状に配列されたメモリセルアレイと、このメモリセルア
レイにおける同一行のセルトランジスタ15のゲートに共
通に接続されているワード線12と、上記メモリセルアレ
イにおける同一列のセルトランジスタ15のドレインに共
通に接続されているビット線13と、このビット線13と等
価な負荷容量16を有する第１のダミービット線14と、前
記ビット線13と等価な負荷容量を有するレベル検知用の
第２のダミービット線41と、前記メモリセルアレイから
データを読み出す前に上記ビット線13、第１のダミービ
ット線14および第２のダミービット線41を所定電位にプ
リチャージするプリチャージ回路（17、44）と、データ
読み出し時にセンスイネーブル信号を受けて前記ビット
線13・ダミービット線14間の電位差をセンス増幅するセ
ンスアンプ21と、前記ＲＯＭセル11と等価なビット線駆
動能力を有し、前記第２のダミービット線41と前記ワー
ド線12とに接続され、選択時にオン状態となるように設
定されたダミーＲＯＭセル42と、データ読み出し時に前
記第２のダミービット線41の電位がプリチャージ電位か
ら所定電位だけ変化したことを検知するダミービット線
電位変化検知回路46と、このダミービット線電位変化検
知回路46の検知出力を受けて前記センスイネーブル信号
を非活性状態に制御するセンスアンプ制御回路47と、前
記センスアンプ21の出力側に接続され、上記センスアン
プ21の出力をラッチする動作が前記センスアンプ制御回
路47の出力により制御されるラッチ回路48とを具備す
る。
【００２０】なお、18はプリチャージ信号線、19および
45はプリチャージ用トランジスタ、20はイコライズ用ト
ランジスタである。前記メモリセルアレイのワード線12
を選択するロウデコーダ、上記メモリセルアレイの列線
を選択する列選択トランジスタと、この列選択トランジ
スタを制御する列デコーダなどについては、図示を省略
している。
45はプリチャージ用トランジスタ、20はイコライズ用ト
ランジスタである。前記メモリセルアレイのワード線12
を選択するロウデコーダ、上記メモリセルアレイの列線
を選択する列選択トランジスタと、この列選択トランジ
スタを制御する列デコーダなどについては、図示を省略
している。
【００２１】即ち、上記マスクＲＯＭは、図３を参照し
て前述した従来のマスクＲＯＭと比べて、（ａ）レベル
検知用の第２のダミービット線41、（ｂ）ダミーＲＯＭ
セル42（例えばＮチャネルＭＯＳトランジスタ43）、
（ｃ）第２のプリチャージ回路44、（ｄ）ダミービット
線電位変化検知回路46、（ｅ）センスアンプ制御回路4
7、（ｆ）ラッチ回路48が付加されている点が異なり、
その他は同じであるので図３中と同一符号を付してい
る。
て前述した従来のマスクＲＯＭと比べて、（ａ）レベル
検知用の第２のダミービット線41、（ｂ）ダミーＲＯＭ
セル42（例えばＮチャネルＭＯＳトランジスタ43）、
（ｃ）第２のプリチャージ回路44、（ｄ）ダミービット
線電位変化検知回路46、（ｅ）センスアンプ制御回路4
7、（ｆ）ラッチ回路48が付加されている点が異なり、
その他は同じであるので図３中と同一符号を付してい
る。
【００２２】上記ダミービット線電位変化検知回路46
は、インバータ51および52からなる。また、前記センス
アンプ制御回路47は、前記制御回路30から出力するセン
スイネーブル信号ＲＤおよび前記ダミービット線電位変
化検知回路46の検知出力が入力する二入力ナンドゲート
53と、このナンドゲート53の出力を反転させるインバー
タ54とからなり、このインバータ54の出力をセンスイネ
ーブル信号ＳＮとして前記センスアンプ21およびラッチ
回路48に供給するように構成されている。次に、上記マ
スクＲＯＭのデータ読み出し動作について図２を参照し
ながら説明する。
は、インバータ51および52からなる。また、前記センス
アンプ制御回路47は、前記制御回路30から出力するセン
スイネーブル信号ＲＤおよび前記ダミービット線電位変
化検知回路46の検知出力が入力する二入力ナンドゲート
53と、このナンドゲート53の出力を反転させるインバー
タ54とからなり、このインバータ54の出力をセンスイネ
ーブル信号ＳＮとして前記センスアンプ21およびラッチ
回路48に供給するように構成されている。次に、上記マ
スクＲＯＭのデータ読み出し動作について図２を参照し
ながら説明する。
【００２３】このマスクＲＯＭのデータ読み出し動作
は、基本的には図３に示したマスクＲＯＭの動作と同様
であるが、このマスクＲＯＭに付加されているレベル検
知用の第２のダミービット線41、ダミーメモリセル42、
第２のプリチャージ回路44、ダミービット線電位変化検
知回路46、センスアンプ制御回路47、ラッチ回路48の動
作が加わる。
は、基本的には図３に示したマスクＲＯＭの動作と同様
であるが、このマスクＲＯＭに付加されているレベル検
知用の第２のダミービット線41、ダミーメモリセル42、
第２のプリチャージ回路44、ダミービット線電位変化検
知回路46、センスアンプ制御回路47、ラッチ回路48の動
作が加わる。
【００２４】即ち、まず、クロック信号ＣＫが“Ｈ”レ
ベルになると、プリチャージ信号／ＰＲが“Ｌ”レベル
になり、プリチャージ回路17および第２のプリチャージ
回路44がオン状態になる。これにより、ビット線13、第
１のダミービット線14および第２のダミービット線41が
“Ｈ”レベルにプリチャージされる。
ベルになると、プリチャージ信号／ＰＲが“Ｌ”レベル
になり、プリチャージ回路17および第２のプリチャージ
回路44がオン状態になる。これにより、ビット線13、第
１のダミービット線14および第２のダミービット線41が
“Ｈ”レベルにプリチャージされる。
【００２５】この時、制御回路30から出力するセンスイ
ネーブル信号ＲＤは“Ｌ”レベル、ダミービット線電位
変化検知回路46の検知出力は“Ｈ”レベルであるので、
センスアンプ制御回路47から出力するセンスイネーブル
信号ＳＮは“Ｌ”レベルであり、センスアンプ21は非活
性状態である。
ネーブル信号ＲＤは“Ｌ”レベル、ダミービット線電位
変化検知回路46の検知出力は“Ｈ”レベルであるので、
センスアンプ制御回路47から出力するセンスイネーブル
信号ＳＮは“Ｌ”レベルであり、センスアンプ21は非活
性状態である。
【００２６】次に、クロック信号ＣＫが“Ｌ”レベルに
変化すると、プリチャージ信号／ＰＲが“Ｈ”レベルに
なり、プリチャージ回路17および第２のプリチャージ回
路44がオフ状態になり、ビット線13、第１のダミービッ
ト線14および第２のおよびダミービット線41に対するプ
リチャージが終了する。
変化すると、プリチャージ信号／ＰＲが“Ｈ”レベルに
なり、プリチャージ回路17および第２のプリチャージ回
路44がオフ状態になり、ビット線13、第１のダミービッ
ト線14および第２のおよびダミービット線41に対するプ
リチャージが終了する。
【００２７】この時、制御回路30から出力するセンスイ
ネーブル信号ＲＤが“Ｈ”レベルになり、ダミービット
線電位変化検知回路46の検知出力も“Ｈ”レベルになる
ので、センスアンプ制御回路47から出力するセンスイネ
ーブル信号ＳＮは“Ｈ”レベルに変化し、センスアンプ
21が活性状態になる。
ネーブル信号ＲＤが“Ｈ”レベルになり、ダミービット
線電位変化検知回路46の検知出力も“Ｈ”レベルになる
ので、センスアンプ制御回路47から出力するセンスイネ
ーブル信号ＳＮは“Ｈ”レベルに変化し、センスアンプ
21が活性状態になる。
【００２８】次に、ワード線12が選択され、ワード線駆
動信号ＷＤが“Ｈ”レベルに変化すると、選択されたＲ
ＯＭセル11内のトランジスタ15がオンし、このトランジ
スタ15に接続されているビット線13がディスチャージさ
れる。同時に、ダミーＲＯＭセル42内のトランジスタ43
がオンし、このトランジスタ43に接続されている第２の
ダミービット線41がディスチャージされる。
動信号ＷＤが“Ｈ”レベルに変化すると、選択されたＲ
ＯＭセル11内のトランジスタ15がオンし、このトランジ
スタ15に接続されているビット線13がディスチャージさ
れる。同時に、ダミーＲＯＭセル42内のトランジスタ43
がオンし、このトランジスタ43に接続されている第２の
ダミービット線41がディスチャージされる。
【００２９】所定時間が経過し、ビット線13の電位ＢＴ
と第１のダミービット線14の電位ＤＢ１との電位差がΔ
Ｖ以上になると、センスアンプ21の出力ノードＳＢが
“Ｌ”レベルになる。この時、センスアンプ制御回路47
から出力するセンスイネーブル信号ＳＮは“Ｈ”レベル
になっているので、ラッチ回路48がセンスアンプ21の出
力をラッチする動作を開始し、このラッチ回路48の出力
が読み出しデータＯＵＴとして出力する。
と第１のダミービット線14の電位ＤＢ１との電位差がΔ
Ｖ以上になると、センスアンプ21の出力ノードＳＢが
“Ｌ”レベルになる。この時、センスアンプ制御回路47
から出力するセンスイネーブル信号ＳＮは“Ｈ”レベル
になっているので、ラッチ回路48がセンスアンプ21の出
力をラッチする動作を開始し、このラッチ回路48の出力
が読み出しデータＯＵＴとして出力する。
【００３０】一方、第２のダミービット線41がディスチ
ャージされ始めてから所定時間が経過し、第２のダミー
ビット線41の電位ＤＢ２がプリチャージ電位から所定電
位だけ変化（本例では、インバータ51の回路閾値だけ低
下）すると、インバータ51の出力が“Ｈ”レベルにな
り、インバータ52の出力（ダミービット線電位変化検知
回路46の検知出力）が“Ｌ”レベルに反転する。これに
より、センスイネーブル信号ＳＮが“Ｌ”レベルに反転
し、センスアンプ21が非活性状態になる。同時に、ラッ
チ回路48におけるラッチ制御が完了し、読み出しデータ
ＯＵＴが保持される。
ャージされ始めてから所定時間が経過し、第２のダミー
ビット線41の電位ＤＢ２がプリチャージ電位から所定電
位だけ変化（本例では、インバータ51の回路閾値だけ低
下）すると、インバータ51の出力が“Ｈ”レベルにな
り、インバータ52の出力（ダミービット線電位変化検知
回路46の検知出力）が“Ｌ”レベルに反転する。これに
より、センスイネーブル信号ＳＮが“Ｌ”レベルに反転
し、センスアンプ21が非活性状態になる。同時に、ラッ
チ回路48におけるラッチ制御が完了し、読み出しデータ
ＯＵＴが保持される。
【００３１】次に、クロック信号ＣＫが再び“Ｈ”レベ
ルになると、ビット線13および第１のダミービット線14
のプリチャージが再び開始し、さらに、センスイネーブ
ル信号ＲＤが“Ｌ”レベルになる。この時、センスイネ
ーブル信号ＳＮは“Ｌ”レベルのままであり、センスア
ンプ21は非活性状態のままである。
ルになると、ビット線13および第１のダミービット線14
のプリチャージが再び開始し、さらに、センスイネーブ
ル信号ＲＤが“Ｌ”レベルになる。この時、センスイネ
ーブル信号ＳＮは“Ｌ”レベルのままであり、センスア
ンプ21は非活性状態のままである。
【００３２】上記実施例のマスクＲＯＭによれば、デー
タ読み出し期間内において、センスアンプ21の出力が有
効なデータとして安定した後にセンスアンプ21が非活性
状態に制御されるので、センスアンプ21に生じる貫通電
流の期間が極めて短くなり、消費電流が低減される。こ
の場合、センスアンプ21の動作開始タイミングは従来と
同様であり、センスアンプ21の出力は従来と同様に高速
に読み出される。
タ読み出し期間内において、センスアンプ21の出力が有
効なデータとして安定した後にセンスアンプ21が非活性
状態に制御されるので、センスアンプ21に生じる貫通電
流の期間が極めて短くなり、消費電流が低減される。こ
の場合、センスアンプ21の動作開始タイミングは従来と
同様であり、センスアンプ21の出力は従来と同様に高速
に読み出される。
【００３３】なお、上記実施例のマスクＲＯＭで付加さ
れた第２のダミービット線41およびその周辺回路は、Ａ
ＳＩＣ（特定用途向けＩＣ）などのメモリで要求される
可変メモリ容量型のＲＯＭの設計に適している。これ
は、任意のメモリ容量のＲＯＭを設計したとしても、ビ
ット線13の負荷容量に依存してセンスアンプ21を非活性
状態にするタイミングが自動的に変化するからである。
しかも、メモリ装置の規模が大きくなるほど、上記第２
のダミービット線41およびその周辺回路の占有面積の割
合は低くなるという利点がある。
れた第２のダミービット線41およびその周辺回路は、Ａ
ＳＩＣ（特定用途向けＩＣ）などのメモリで要求される
可変メモリ容量型のＲＯＭの設計に適している。これ
は、任意のメモリ容量のＲＯＭを設計したとしても、ビ
ット線13の負荷容量に依存してセンスアンプ21を非活性
状態にするタイミングが自動的に変化するからである。
しかも、メモリ装置の規模が大きくなるほど、上記第２
のダミービット線41およびその周辺回路の占有面積の割
合は低くなるという利点がある。
【００３４】なお、上記実施例ではマスクＲＯＭを示し
たが、本発明は、紫外線消去・再書き込み可能なＲＯＭ
（ＥＰＲＯＭ）とか電気的消去・再書き込み可能なＲＯ
Ｍ（ＥＥＰＲＯＭ）のような不揮発性メモリにも適用で
きる。
たが、本発明は、紫外線消去・再書き込み可能なＲＯＭ
（ＥＰＲＯＭ）とか電気的消去・再書き込み可能なＲＯ
Ｍ（ＥＥＰＲＯＭ）のような不揮発性メモリにも適用で
きる。
【００３５】
【発明の効果】上述したように本発明によれば、データ
読み出し動作に際してセンスアンプに生じる貫通電流の
期間が短く、消費電流を低減し得る半導体読み出し専用
記憶装置を実現することができる。
読み出し動作に際してセンスアンプに生じる貫通電流の
期間が短く、消費電流を低減し得る半導体読み出し専用
記憶装置を実現することができる。
【図１】本発明の一実施例に係るマスクＲＯＭの一部を
示す回路図。
示す回路図。
【図２】図１のＲＯＭにおけるデータ読み出し動作の一
例を示すタイミング波形図。
例を示すタイミング波形図。
【図３】従来のマスクＲＯＭの一部を示す回路図。
【図４】図３のＲＯＭにおけるデータ読み出し動作の一
例を示すタイミング波形図。
例を示すタイミング波形図。
11…ＲＯＭセル、12…ワード線、13…ビット線、14…ダ
ミービット線、15…ＲＯＭセルトランジスタ、16…負荷
容量、17…プリチャージ回路、21…センスアンプ、30…
制御回路、41…第２のダミービット線、42…ダミーＲＯ
Ｍセル、43…ダミーＲＯＭセルトランジスタ、44…第２
のプリチャージ回路、46…ダミービット線電位変化検知
回路、47…センスアンプ制御回路、48…ラッチ回路。
ミービット線、15…ＲＯＭセルトランジスタ、16…負荷
容量、17…プリチャージ回路、21…センスアンプ、30…
制御回路、41…第２のダミービット線、42…ダミーＲＯ
Ｍセル、43…ダミーＲＯＭセルトランジスタ、44…第２
のプリチャージ回路、46…ダミービット線電位変化検知
回路、47…センスアンプ制御回路、48…ラッチ回路。
Claims (2)
- 【請求項１】 読み出し専用メモリセルが行列状に配列
されたメモリセルアレイと、 このメモリセルアレイにおける同一行のメモリセルトラ
ンジスタのゲートに共通に接続されているワード線と、 上記メモリセルアレイにおける同一列のメモリセルトラ
ンジスタのドレインに共通に接続されているビット線
と、 このビット線と等価な負荷容量を有するダミービット線
と、 前記ビット線と等価な負荷容量を有する第２のダミービ
ット線と、 前記メモリセルアレイからデータを読み出す前に上記ビ
ット線、ダミービット線および第２のダミービット線を
所定電位にプリチャージするプリチャージ回路と、 データ読み出し時にセンスイネーブル信号を受けて前記
ビット線・ダミービット線間の電位差をセンス増幅する
センスアンプと、 前記第２のダミービット線と前記ワード線とに接続さ
れ、選択時にオン状態となるように設定されたダミーメ
モリセルと、 データ読み出し時に上記第２のダミービット線の電位が
プリチャージ電位から所定電位だけ変化したことを検知
するダミービット線電位変化検知回路と、 このダミービット線電位変化検知回路の検知出力を受け
て前記センスイネーブル信号を非活性状態に制御するセ
ンスアンプ制御回路とを具備することを特徴とする半導
体読み出し専用記憶装置。 - 【請求項２】 請求項１記載の半導体読み出し専用記憶
装置において、さらに、前記センスアンプの出力側に接
続され、上記センスアンプの出力をラッチする動作が前
記センスアンプ制御回路の出力により制御されるラッチ
回路を具備することを特徴とする半導体読み出し専用記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19035692A JPH0636586A (ja) | 1992-07-17 | 1992-07-17 | 半導体読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19035692A JPH0636586A (ja) | 1992-07-17 | 1992-07-17 | 半導体読み出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636586A true JPH0636586A (ja) | 1994-02-10 |
Family
ID=16256833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19035692A Withdrawn JPH0636586A (ja) | 1992-07-17 | 1992-07-17 | 半導体読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636586A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003157690A (ja) * | 2001-11-23 | 2003-05-30 | Hynix Semiconductor Inc | フラッシュメモリ装置 |
| JP2011227954A (ja) * | 2010-04-16 | 2011-11-10 | Fujitsu Semiconductor Ltd | 半導体メモリ |
| US8059481B2 (en) | 2008-10-16 | 2011-11-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1992
- 1992-07-17 JP JP19035692A patent/JPH0636586A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003157690A (ja) * | 2001-11-23 | 2003-05-30 | Hynix Semiconductor Inc | フラッシュメモリ装置 |
| KR100454145B1 (ko) * | 2001-11-23 | 2004-10-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 |
| US8059481B2 (en) | 2008-10-16 | 2011-11-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2011227954A (ja) * | 2010-04-16 | 2011-11-10 | Fujitsu Semiconductor Ltd | 半導体メモリ |
| US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |