KR960009909Y1 - 센스앰프회로 - Google Patents

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KR960009909Y1
KR960009909Y1 KR2019950012711U KR19950012711U KR960009909Y1 KR 960009909 Y1 KR960009909 Y1 KR 960009909Y1 KR 2019950012711 U KR2019950012711 U KR 2019950012711U KR 19950012711 U KR19950012711 U KR 19950012711U KR 960009909 Y1 KR960009909 Y1 KR 960009909Y1
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transistor
sense amplifier
amplifier circuit
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겐지 마츠오
야스카즈 노이케
가즈히코 가사이
요시히로 가토
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

센스앰프회로
제1도는 본 고안의 센스앰프회로의 1실시예를 나타낸 회로도이다.
제2도 및 제3도는 각각 본 고안의 다른 실시예를 나타낸 회로도이다.
제4도는 종래의 센스앰프회로를 나타낸 회로도이다.
제5도는 제4도의 센스앰프회로중에서 제1센스앰프회로의 동작을 나타낸 타이밍도이다.
제6도는 제4도의 센스앰프회로중에서 제2센스앰프회로 및 제3센스앰프회로의 동작을 나타낸 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
BL, /BL : 1쌍의 비트선 SA, SA1~SA3 : 센스앰프회로
N1, N2, N11, N12, N21, N22, N31, N32 : 입력용 N챈널 트랜지스터
N3 : 출력전위 설정용 N챈널 트랜지스터
P1, P2, P11, P12, P21, P22, P31, P32 : 부하용 P챈널 트랜지스터
1, 2, 43 : 출력노드 10 : 출력전위 설정회로
[산업상의 이용분야]
본 고안은, 예컨대 SRAM(Static型 Random Access Memory)등과 같은 반도체 메모리에 사용되는 센스앰프회로에 관한 것이다.
[종래의 기술]
반도체 메모리에서의 비트선 데이터 독출용 센스앰프회로로서는, 종래 예컨대 제4도에 도시된 바와 같은 2단 구성 출력반전형 센스앰프회로가 사용되고 있다. 이 도면에서, BL, /BL는 메모리셀 어레이의 각 열의 1쌍의 비트선을 나타내고, SA1 및 SA2는 각각 상기 1쌍의 비트선(BL, /BL)의 전위차를 검지·증폭하는 1단째의 제1, 제2센스앰프회로를 나타내며, SA3는 제1, 제2센스앰프회로의 각 출력간의 전위차를 검지·증폭하는 2단째의 제3센스앰프회로를 나타내는데, 여기에서 이들 제1,~제3센스앰프회로(SA1~SA3)는 각각 P챈널 전류미러부하를 갖춘 N챈널 입력형 CMOS 차동센스앰프회로로 이루어진다.
제1센스앰프회로(SA1)는, 각각의 게이트가 대응하여 비트선(BL, /BL)에 접속되고 각각의 소오스가 접지전위(Vss)에 공통접속된 입력용 N챈널 트랜지스터(N11, N12)와, 각각의 소오스가 전원전위(Vcc)에 공통접속되고 각각의 게이트가 공통접속되며 각각의 드레인이 대응하여 N챈널 트랜지스터(N11, N12)의 드레인에 접속된 부하용 P챈널 트랜지스터(P11, P12)로 이루어지며, P챈널 트랜지스터(P11)의 게이트·드레인이 접속되어 있고, N챈널 트랜지스터(N12)의 드레인으로부터 출력이 인출된다. 그에 따라 비트선(/BL)의 전위가 비트선(BL)의 전위보다도 낮아진 때에 고레벨(H)을 출력하고, 비트선(BL)의 전위가 비트선(/BL)의 전위보다도 낮아진 때에 저레벨(L)을 출력하게 된다. 즉, BL을 정전축력(正轉出力)하는 앰프이다.
제2센스앰프회로(SA2)는, 각각의 게이트가 대응하여 비트선(BL, /BL)에 접속되고 각각의 소오스가 접지전위(Vss)에 공통접속된 입력용 N챈널 트랜지스터(N21, N22)와, 각각의 소오스가 전원전위(Vcc)에 공통접속되고 각각의 게이트가 공통접속되며 각각의 드레인이 대응하여 N챈널 트랜지스터(N21, N22)이 드레인에 접속된 부하용 P챈널 트랜지스터(P21, P22)로 이루어지며, P챈널 트랜지스터(P22)의 게이트·드레인이 접속되어 있고, N챈널 트랜지스터(N21)의 드레인으로부터 출력이 인출된다. 그에 따라, 비트선(BL)의 전위가 비트선(/BL)의 전위보다도 낮아진 때에 H레벨을 출력하게 된다.
즉, /BL을 정전출력하는 앰프이다.
제3센스앰프회로(SA3)는, 각각의 게이트가 대응하여 제1센스앰프회로(SA1)의 출력노드(41) 및 제2센스앰프회로(SA2)의 출력노드(42)에 접속되고 각각의 소오스가 접지전위(Vss)에 공통접속된 입력용 N챈널 트랜지스터(N31, N32)와, 각각의 소오스가 전원전위(Vcc)에 공통접속되고 각각의 게이트가 공통접속되며 각각의 드레인이 대응하여 N챈널 트랜지스터(N31, N32)의 드레인에 접속된 부하용 P챈널 트랜지스터(P31, P32)로 이루어지며, P챈널 트랜지스터(P32)의 게이트·드레인이 접속되어 있고, N챈널 트랜지스터(N31)의 드레임[출력노드(43)]으로부터 출력이 인출된다. 즉, 제1센스앰프회로(SA1)의 데이터를 반전출력하는 앰프이다. 그에 따라, 제2센스앰프회로(SA2)의 출력전위가 제1센스앰프회로(SA1)의 출력전위보다도 낮은 때에 L레벨을 출력하고, 반대로 제1센스앰프회로(SA1)의 출력전위가 제2센스앰프회로(SA2)의 출력전위보다도 낮은 때에 H레벨을 출력하게 된다.
다음에는 상기 2단구성 출력반전형 센스앰프회로의 동작에 대해, 제5도 및 제6도를 참조하여 설명한다.
메모리의 독출동작시에, 먼저 프리챠지기간에 비트선(BL, /BL)은 각각 H레벨로 프리챠지되는 것으로 한다. 그후, 메모리셀로부터 예컨대 H데이터가 독출된 때에 비트선(/BL)의 전위가 Vss전위측으로 끌어 내려져 비트선(BL)의 전위(H레벨 그대로이다)와의 사이에 미소한 전위차가 생기면, 제1센스앰프회로(SA1)가 H레벨을 출력하고, 제2센스앰프회로(SA2)가 L레벨을 출력하므로, 제3센스앰프회로(SA3)가 L레벨을 출력하게 된다.
이 경우, 제1센스앰프회로(SA1)의 동작시간에 주목해 보면, 제1센스앰프(SA1)의 출력레벨이 결정되기 까지의 동작에 게이트 1단분(段分)의 지연이 생긴다. 즉 N챈널 트랜지스터(N11)는 프라챠지기간중에서부터 게이트에 H레벨의 비트선(BL) 전위가 인가되고 있으므로 온상태 그대로이고, 이 N챈널 트랜지스터(N11)의 드레인에 게이트가 접속되어 있는 부하용 P챈널 트랜지스터(P11, P12)도 온상태 그대로이다. 이에 대해, N챈널 트랜지스터(N12)는 게이트전위[비트선(/BL)전위]가 저하함으로써 오프상태로 되므로, 게이트 1단분의 지연이 생긴다.
한편, 제2센스앰프회로(SA2)의 동작시간에 주목해 보면, 제2센스앰프회로(SA2)의 출력레벨이 결정되기까지의 동작에 게이트 2단분의 지연이 생긴다. 즉, N챈널 트랜지스터(N21)는 프리챠지기간중에서부터 게이트에 H레벨의 비트선(BL) 전위가 인가되고 있으므로 온상태 그대로이다. 이에 대해, N챈널 트랜지스터(N22)는 게이트전위[비트선(/BL)전위]가 저하함으로써 오프상태로 되므로, 게이트 1단분의 지연이 생긴다. 더욱이, 이 N챈널 트랜지스터(N22)가 오프상태로 되어 그 드레인의 전위가 H레벨로 됨으로써 이 드레인에 게이트가 접속되어 있는 부하용 P챈널 트랜지스터(P21, P22)가 오프상태로 되므로, 여기에서도 게이트 1단분의 지연이 생긴다.
한편, 제3센스앰프회로(SA3)의 동작시간에 주목해 보면, 제1센스앰프회로(SA1)의 H레벨 출력 및 제2센스엠프회로(SA2)의 L레벨 출력을 받고 나서 제3센스앰프회로(SA3)의 출력이 L레벨로 결정되기 까지의 동작에 게이트 2단분의 지연이 생긴다. 즉, 제1센스앰프회로(SA1)로부터의 H레벨 입력에 의해 N챈널 트랜지스터(N31)가 온상태로 되고, 그 후 제2센스앰프회로(SA2)로부터 L레벨이 입력된다. 그에 따라, 기본적으로는 제2센스앰프회로와 마찬가지로, N챈널 트랜지스터(N32) 및 P챈널 트랜지스터(P31, P32)가 순차적으로 오프상태로 되는 동작에 따라 게이트 2단분의 지연이 생긴다.
따라서, 메모리셀로부터 H데이터가 독출된 때에 상기 2단구성 출력반 전형 센스앰프회로가 L레벨을 출력하기까지의 동작에, 제2센스앰프회로(SA2)에 의한 게이트 2단분의 지연과 제3센스앰프회로(SA3)에 의한 게이트 2단분의 지연과의 합계로 게이트 4단분의 지연이 생기게 된다.
상기와는 역으로, 메모리셀로부터 L데이터가 독출된 때에 상기 2단구성 출력반전형 센스앰프회로가 H레벨을 출력하기까지의 동작에 있어서는, 게이트 3단분의 지연이 생긴다. 즉, 비트선(BL)의 전위가 Vss전위측으로 끌어 내려져서 비트선(/BL)의 전위(H레벨 그대로이다)와의 사이에 미소한 전위차가 생기면, 제1센스앰프회로(SA1)가 L레벨을 출력하고, 제2센스앰프회로(SA2)가 H레벨을 출력하므로, 제3센스앰프회로(SA3)가 H레벨을 출력하게 된다.
이 경우, 제1센스앰프회로(SA1)의 동작시간에 주목해 보면, 비트선(BL) 전위가 저하함으로써 N챈널 트랜지스터(N11)가 오프상태로 되는 동작에 따라 게이트 1단분의 지연이 생기고, 이 N챈널 트랜지스터(N11)가 오프상태로 되어 그 드레인의 전위가 H레벨로 됨으로써 이 드레인에 게이트가 접속되어 있는 부하용 P챈널 트랜지스터( P11, P12)가 오프상태로 되는 동작에 따라 게이트 1단분의 지연이 생겨 합계로 게이트 2단분의 지연이 생긴다.
한편, 제2센스앰프회로(SA2)의 동작시간에 주목해 보면, 비트선(BL) 전위가 저하함으로써 N챈널 트랜지스터(N21)가 오프상태로 되는 동작에 따라 게이트 1단분의 지연이 생긴다.
한편, 제3센스앰프회로(SA3)에 있어서는, 제2센스앰프회로(SA2)의 H레벨 출력을 받아 N챈널 트랜지스터(N32) 및 P챈널 트랜지스터(P31, P32)가 순차적으로 온상태로 됨과 더불어, 제1센스앰프회로(SA1)의 L레벨 출력을 받아 N챈널 트랜지스터(N31)가 오프상태로 되므로, H레벨을 출력하게 된다. 이 경우, 상기한 바와 같은 각각의 게이트 1단분의 지연이 거의 같다고 생각하면, 제2센스앰프회로(SA2)의 H레벨 출력쪽이 제1센스앰프회로(SA1)의 L레벨 출력보다도 게이트 1단분인 지연이 적으므로, 제35센스앰프회로(SA3)에 있어서 P챈널 트랜지스터(P31, P32)가 온상태로 되는 시간과 N챈널 트랜지스터(N31)가 오프상태로 되는 시간이 거의 같아지게 되므로, 동작의 지연은 외관상 게이트 1단분이다.
따라서, 메모리셀로부터 L데이터가 독출된 때에 상기 2단구성 출력반 전형센스앰프회로가 H레벨을 출력하기 까지의 동작에, 제1센스앰프회로(SA1)에 의한 게이트 2단분의 지연과 제3센스앰프회로(SA3)에 의한 게이트 1단분의 지연과의 합계로 게이트 3단분의 지연이 생기게 된다.
상기한 바와 같은 2단구성 출력반전형 센스앰프회로는, 그 동작시에 게이트 3단분의 지연이 생기는 경우[좋은 경로(beat path)의 경우]와 게이트 4단분의 지연이 생기는 경우 [나쁜 경로(worst path)의 경우]가 있고, 센스앰프회로의 동작속도가 나쁜 경로의 경우의 동작속도에 의해 제약을 받게 되며, 그에 따라 메모리 전체의 독출속도가 제약을 받게 된다는 문제가 있다.
상기한 바와 같이, 동작시에 좋은 경로의 경우와 나쁜 경로의 존재하는 것은, 2단구성 출력반전형 센스앰프회로에 한정되지 않고, 1단구성의 센스앰프회로에서도, 출력정전형(出力正轉型) 센스앰프회로에서도 공통한다.
상기한 바와 같이 종래의 센스앰프회로는 동작속도가 나쁜 경로의 경우의 동작속도에 의해 제약을 받게 되고, 그에 따라 메모리 전체의 독출속도가 제약을 받게 된다는 문제가 있다.
[고안의 목적]
이에 본 고안은 상기 문제점을 해결하기 위해 고안된 것으로, 동작속도를 고속화할 수 있고, 메모리 전체의 독출속도를 고속화할 수 있는 센스앰프회로를 제공하고자 함에 그 목적이 있다.
[고안의 구성]
상기한 목적을 달성하기 위해 본 고안의 센스앰프회로는, 독출억세스 개시전에 센스앰프회로의 동작이 나쁜 경로로 되는 경우의 데이터 출력산채로 되도록 출력전위가 설정되는 것을 특징으로 한다.
(작용)
메모리셀의 독출동작시에 센스앰프회로의 동작이 나쁜 경로로 되는 경우의 데이터를 독출하는 경우에는, 그 경우의 데이터 출력상태로 되도록 미리 설정되어 있으므로, 게이트지연은 생기지 않는다. 이에 대해 센스앰프회로의 동작이 좋은 경로로 되는 경우의 데이터를 독출하는 경우에는, 그 동작시에 게이트지연이 생기지만, 이 경우의 게이트지연은 나쁜 경로시보다 짧다. 따라서, 센스앰프회로의 동작모드로서는 좋은 경로의 경우만 존재하게 되어 그 동작속도의 고속화가 가능하게 되므로, 메모리 전체의 독출속도가 고속화된다.
(실시예)
이하, 도면을 참조하여 본 고안의 1실시예를 상세히 설명한다.
제1도는 반도체 메모리에서의 비트선 데이터 독출용 센스앰프회로, 예컨대 1단구성의 정전출력형 센스앰프회로를 나타낸 것으로, 도면에서 BL, /BL는 메모리셀 어레이의 각 열의 1쌍의 비트선이고, SA는 상기 1쌍의 비트선(BL, /BL)의 전위차를 검지·증폭하는 센스앰프회로이며, 10은 상기 센스앰프회로(SA)의 출력노드(1)를 프리챠지기간에 소정전위로 프리챠지하기 위한 출력전위 설정회로이다.
상기 센스앰프회로(SA)는, 예컨대 P챈널 전류미러부하를 갖춘 N챈널 입력형 CMOS 차동센스앰프회로로 이루어진다. 즉, 각각의 게이트가 대응하여 비트선(BL, /BL)에 접속되고 각각의 소오스가 접지전위(Vss)에 공통접속된 입력용 N챈널 트랜지스터(N1, N2)와, 각각의 소오스가 전원전위(Vcc)에 공통 접속되고 각각의 게이트가 공통접속되며 각각의 드레인이 대응하여 상기 N챈널 트랜지스터(N1, N2)의 드레인에 접속된 부하용 P챈널 트랜지스터(P1, P2)로 이루어지며, P챈널 트랜지스터(P1)의 게이트·드레인이 접속되어 있고, N챈널 트랜지스터(N2)의 드레인 [출력노드(1)]으로부터 출력이 인출된다.
그에 따라, 비트선(/BL)의 전위가 비트선(BL)의 전위보다도 낮아진 때에 H레벨을 출력하고, 반대로 비트선(BL)의 전위가 비트선(/BL)의 전위보다도 낮아진 때에 L레벨을 출력하게 된다.
상기 출력전위 설정회로(10)는, 센스앰프회로(SA)의 출력노드(1)와 Vss전위간에 접속된 예컨대 N챈널 트랜지스터(N3)로 이루어지는 바, 이 N챈널 트랜지스터(N3)의 게이트에 프리챠지신호(PR)가 인가된다. 그에 따라, 프리퍄지신호(PR)가 활성상태(H레벨)로 되면 N챈널 트랜지스터(N3)가 오프상태로 된다.
따라서, 출력전위 설정회로(10)는 독출억세스 개시전(여기에서는, 프리챠지 해제후)에 센스앰프회로(SA)의 동작이 나쁜 경로(worst path)로 되는 경우의 데이터 출력상태(여기에서는 L레벨 출력)로 되도록 센스앰프회로(SA)의 출력전위를 설정하는 작용을 갖는다.
센스앰프회로(SA)의 동작이 좋은 경로(best path)로 되는 경우의 동작모드는, 비트선(BL) 전위가 H레벨일 때에 비트선(/BL) 전위가 L레벨로 되어 출력노드(1)에 H레벨이 출력되는 경우로, 이 동작모드에서는 게이트 1단분의 지연이 생긴다. 이에 대해, 센스앰프회로(SA)의 동작이 나쁜 경로로 되는 경우의 동작모드는, 비트선(/BL)전위가 H레벨일 때에 비트선(BL) 전위가 L레벨로 되어 출력노드(1)에 L레벨이 출력되는 경우이지만, 이 경우의 L레벨 출력은 출력전위 설정회로(10)의 작용에 의해 미리 확정되어 있으므로, 이 동작모드에서는 게이트지연이 생기지 않는다.
따라서, 샌스앰프회로(SA)의 동작에 따른 지연은 좋은 경로의 동작모드에서의 게이트 1단분이지만, 지연시간을 더욱 더 단축하기 위해서는 좋은 경로의 동작모드에서 H레벨을 더욱 고속으로 상승시킬 목적으로 비트선(/BL) 구동용 트랜지스터(메모리셀의 구동트랜지스터)의 구동력을 향상시키는 등에 의해 비트선(/BL)을 빠리 L레벨로 끌어 내려서 N챈널 트랜지스터(N2)를 빨리 오프상태로 하면 좋다.
제2도는 본 고안의 다른 실시예로서 1단구성의 반전출력형 센스앰프회로를 나타낸 것으로, 도면에서 BL, /BL는 메모리셀 어레이의 각 열의 1쌍의 비트선이고, SA는 상기 1쌍의 비트선(BL, /BL)의 전위차를 검지·증폭하는 센스앰프회로이며, 10은 센스앰프회로(SA)의 출력노드(2)를 프리챠지기간에 소정전위로 프리챠지하기 위한 출력전위 설정회로이다.
센스앰프회로(SA)는, 예컨대 P챈널 전류미러부하를 갖춘 N챈널 입력형 CMOS 차동센스앰프회로로 이루어진다. 즉, 각각의 게이트가 대응하여 비트선(BL, /BL)에 접속되고 각각의 소오스가 접지전위(Vss)에 공통접속된 입력용 N챈널 트랜지스터(N1, N2)와, 각각의 소오스가 전원전위(Vcc)에 공통접속되고 각각의 게이트가 공통접속되며 각각의 드레인이 대응하여 상기 N챈널 트랜지스터(N1, N2)의 드레인에 접속된 부하용 P챈널 트랜지스터(P1, P2)로 이루어지며, P챈널 트랜지스터(P2)의 게이트·드레인이 접속되어 있고, N챈널 트랜지스터(N1)의 드레인[출력노드(2)]으로 부터 출력이 인출된다. 그에 따라, 비트선(BL)의 전위가 비트선(/BL)의 전위보다도 낮아진 때에 H레벨을 출력하고, 반대로 비트선(/BL)의 전위가 비트선(BL)의 전위보다도 낮아진 때에 L레벨을 출력하게 된다.
출력전위 설정회로(10)는, 센스앰프회로(SA)의 출력노드(2)와 Vss전위간에 접속된 예컨대 N챈널 트랜지스터(N3)로 이루어지는 바, 이 N챈널 트랜지스터(N3)의 게이트에 프리챠지신호(PR)가 인가된다. 그에 따라 프리챠지신호(PR)가 활성상태(H레벨)일 때에 N챈널 트랜지스터(N3)가 온상태로 되고, 프리챠지신호(PR)가 비활성상태(L레벨)로 되면 N챈널 트랜지스터(N3)가 오프상태로 된다.
따라서, 출력전위 설정회로(10)는 독출억세스 개시전에 센스앰프회로(SA)의 동작이 나쁜 경로로 되는 경우의 데이터 출력상태(여기에서는 L레벨 출력)로 되도록 센스앰프회로(SA)의 출력전위를 설정하는 작용을 갖는다.
센스앰프회로(SA)의 동작이 좋은 경로로 되는 경우의 동작모드는, 비트선(/BL) 전위가 H레벨일 때에 비트선(BL) 전위가 L레벨로 되어 출력노드(2)에 H레벨이 출력되는 경우로, 이 동작모드에서는 게이트 1단분의 지연이 생긴다. 이에 대해, 셍센스앰프회로(SA)의 동작이 나쁜 경로로 되는 경우의 동작모드는, 비트선(BL) 전위가 H레벨일 때에 비트선(/BL)전위가 L레벨로 되어 출력노드(2)에 L레벨이 출력된느 경우이지만, 이 경우의 L레벨 출력은 출력전위 설정회로(10)의 작용에 의해 미리 확정되어 있으므로, 이 동작모드에서는 게이트지연이 생기지 않는다.
제3도는 본 고안의 더욱 다른 실시예로서 2단구성의 출력반전형 센스앰프회로를 나타내고 있는바, 이는 제4도를 참조하여 상술한 종래의 2단구성 출력반전형 센스앰프회로의 출력노드(43)를 프리챠지기간에 소정전위로 프리퍄지하기 위한 출력전위 설정회로(10)가 부가된 것으로, 제4도와 동일한 부분에는 동일한 참조부호를 붙이고 그 설명은 생략한다.
출력전위 설정회로(10)는, 센스앰프회로의 출력노드(43)와 Vss전위간에 접속된 예컨대 N챈널 트랜지스터(N3)로 이루어지는 바, 이 N챈널 트랜지스터(N3)의 게이트에 프리챠지신호(PR)가 인가된다. 그에 따라, 프리챠지신호(PR)가 활성상태(H레벨)일 때에 N챈널 트랜지스터(N3)가 온상태로 되고, 프리챠지신호(PR)가 비활성상태(L레벨)로 되면 N챈널 트랜지스터(N3)가 오프상태로 된다.
따라서, 출력전위 설정회로(10)는 독출억세스 개시전에 센스앰프회로의 동작이 나쁜 경로로 되는 경우의 데이터 출력상태(여기에서는 L레벨 출력)로 되도록 센스앰프회로의 출력전위를 설정하는 작용을 갖는다. 한편, 제3도의 센스앰프회로의 동작이 나쁜 경로로 되는 경우는, 종래예의 센스앰프회로와 마찬가지로, 비트선(BL)전위가 H레벨로 되고, 비트선(/BL)전위가 L레벨로 됨으로써, 제1센스앰프회로(SA1)가 H레벨을 출력하고, 제2센스앰프회로(SA2)가 L레벨을 출력하며, 제3센스앰프회로(SA3)의 출력노드(43)에 L레벨이 출력되는 경우이다.
또한, 상기 각 실시예의 출력전위 설정회로(10)는 독출억세스 개시전에 센스앰프회로의 동작이 나쁜 경로로 되는 경우의 데이터 출력상태로 되도록 설정할 수 있으면 좋은 바, 프리챠지신호(PR)에 한정되지 않고 그 밖의 신호를 이용해도 좋으며, 더 나아가서는 상기한 바와 같은 구성과는 다른 구성이어도 좋다.
또, 1단구성, 2단구성, 정전출력형, 반전출력형을 불문하고 N챈널 전류미러부하를 갖춘 P챈널 입력형 CMOS 차동센스앰프회로에 본 고안을 적용하는 경우에는, 출력노드를 독출억세스 개서전에 H레벨의 상태로 설정하면 좋다
또, 본 고안은 센스 이네이블 제어신호에 의해 활성화제어되는 센스앰프회로에도 적용할 수 있고, 프리챠지 기간중에 상보적인 비트선쌍에 전원전위(Vcc)의 1/2의 저뉘가 프리챠지되는 센스앰프회로에도 적용할 수 있다.
[고안의 효과]
상술한 바와 같이 본 고안의 센스앰프회로에 의하면, 독출억세스 개시전(예컨대 프리챠지 해제후)에 샌스앰프회로의 동작이 나쁜 경로로 되는 경우의 데이터 출력상태로 되도록 출력상태로 되도록 출력전위가 설정되므로, 동작속도를 고속화할 수 있고, 더 나아가서는 메모리 전체의 독출속도를 고속화할 수 있다.
따라서, 종래의 반도체 메모리의 독출속도가 어떤 사양을 만족시키는 것이 어려운 경우에, 본 고안을 적용함으로써 용이하게 사양을 만족시킬 수 있으므로 수율(원료대 제품비)이 향상된다.

Claims (9)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (신설)신호를 공급하는 제1비트선과, 상기 제1비트선에 공급되는 신호와 상보적인 신호를 공급하는 제2비트선. 회로출력단자. 게이트가 상기 제1비트선에 접속되고, 전류통로의 일단이 제1전원에 접속된 제1도전형의 제1트랜지스터, 게이트가 상기 제2비트선에 접속되고, 전류통로의 일단이 상기 제1전원에 접속된 제1도전형의 제2트랜지스터. 게이트와 전류통로의 일단이 상기 제1도전형의 제1트랜지스터의 상기 전류통로의 타단에 접속되고, 전류통로의 타단이 제2전원에 접속된 제2도전형의 제3트랜지스터, 전류통로의 일단이 상기 제1도전형의 제2트랜지스터의 상기 전류통로의 타단 및 상기 회로출력단자에 접속되고, 전류통로의 타단이 제2전원에 접속되며, 게이트가 상기 제2도전형의 제3트랜지스터의 게이트에 접속된 제2도전형의 제4트랜지스터 및, 전류통로가 상기 회로출력단자와 상기 제1전원간에 접속된 제1도전형의 제5트랜지스터를 갖추고서, 데이터 독출억세스 개시전에 상기 회로출력단자의 출력논리레벨이 센스앰프회로의 동작이 나쁜 경로로 될때 상기 회로 출력단자에 나타나는 논리레벨로 되도록 상기 회로출력단자의 전위를 설정하는 출력전위 설정회로를 구비하고, 상기 제5트랜지스터를 도통상태로 하기 위해 그 게이트에 상기 비트선의 프리챠지신호르 공급함으로써, 데이터 독출억세스 개시전에 상기 회로출력단자를 상기 제1전위로 설정하는 것을 특징으로 하는 센스앰프회로
  5. (신설)제1 및 제2비트선과, 상기 제1 및 제2비트선간의 전압을 증폭하는 제1 및 제2센스앰프, 회로출력단자, 게이트가 상기 제1센스앰프의 출력단자에 접속되고, 전류통로의 일단이 제1전원에 접속된 제1도전형의 제1트랜지스터. 게이트가 상기 제2센스앰프의 출력단자에 접속되고, 전류통로의 일단이 상기 제1전원에 접속된 제1도전형의 제2트랜지스터. 게이트와 전류통로의 일단이 상기 제1도전형의 제1트랜지스터의 상기 전류통로의 타단에 접속되고, 전류통로의타단이 제2전원에 접속된 제2도전형의 제3트랜지스터. 전류통로의 일단이 상기 제1도전형의 제2트랜지스터의 상기 전류통로의 타단 및 상기 회로출력단자에 접속되고, 전류통로의 타단이 제2전원에 접속되며, 게이트가 상기 제2도전형의 제3트랜지스터의 게이트에 접속된 제2도전형의 제4트랜지스터 및, 전류통로가 상기 회로출력단자와 상기 제1전원간에 접속된 제1도전형의 제5트랜지스터를 갖추고서, 데이터 독출억세스 개시전에 상기 회로출력단자의 출력논리레벨이 센스앰프회로의 동작이 나쁜 경로로 될 때 상기 회로 출력단자에 나타나는 논리레벨로 되도록 상기 회로출력단자의 전위를 설정하는 출력전위 설정회로르 구비하고, 상기 제5트랜지스터를 도통상태로 하기 위해 그 게이트에 상기 비트선의 프리챠지신호를 공급함으로써, 데이터 독출억세스 개시전에 상기 회로출력단자를 상기 제1전원의 전위로 설정하는 것을 특징으로 하는 센스앰프회로,
  6. (신설)제4항에 있어서, 상기 제1도전형의 제1, 제2 및 제5트랜지스터는 N챈널 MOS 트랜지스터이고, 비트선이 프리챠지된 후에 상기 출력단자가 저레벨로 설정되는 것을 특징으로 하는 센스앰프회로
  7. (신설)제4항에 있어서, 상기 제1도전형의 제1, 제2 및 제5트랜지스터는 P챈널 MOS 트랜지스터이고, 비트선이 프리챠지된 후에 상기 출력단자가 고레벨로 설정되는 것을 특징으로 하는 센스앰프회로
  8. (신설)제5항에 있어서, 상기 제1도전형의 제1, 제2 및 제5트랜지스터는 N챈널 MOS 트랜지스터이고, 비트선이 프리챠지된 후에 상기 출력단자가 저레벨로 설정되는 것을 특징으로 하느 센스앰프회로
  9. (신설)제5항에 있어서, 상기 제1도전형의 제1, 제2 및 제5트랜지스터는 N챈널 MOS 트랜지스터이고, 비트선이 프리챠지된 후에 상기 출력단자가 고레벨로 설정되는 것을 특징으로 하는 센스앰프회로
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