JPS59119589A - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JPS59119589A JPS59119589A JP57226707A JP22670782A JPS59119589A JP S59119589 A JPS59119589 A JP S59119589A JP 57226707 A JP57226707 A JP 57226707A JP 22670782 A JP22670782 A JP 22670782A JP S59119589 A JPS59119589 A JP S59119589A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- trs
- mutual conductance
- transistors
- output stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳ形の半導体集積回路に係り、特にそ
の差動増幅器に関する。
の差動増幅器に関する。
近年のＭＯ８Ｏ８セメモリ答ｂＩ化、高速化には目覚ま
しい進歩があるが、大容量化が進むにつれて寄生容量や
浮遊容量か直動伝達時間に大きな影響２与え、高速化を
阻げている。このような容量成分による遅延を低減する
ため、信管線電位の振幅を小さくして高速化を図るとい
う生膜が用いられている。具体的には、例えばメモリセ
ルに接続されているピット課電、位の振幅２小さくし、
この小さな電位差を差動増幅器で増幅して次段のゲート
に入力するものであり、第３図に示すような差動増幅器
によって実現されている。
しい進歩があるが、大容量化が進むにつれて寄生容量や
浮遊容量か直動伝達時間に大きな影響２与え、高速化を
阻げている。このような容量成分による遅延を低減する
ため、信管線電位の振幅を小さくして高速化を図るとい
う生膜が用いられている。具体的には、例えばメモリセ
ルに接続されているピット課電、位の振幅２小さくし、
この小さな電位差を差動増幅器で増幅して次段のゲート
に入力するものであり、第３図に示すような差動増幅器
によって実現されている。
以下、これについて詳述する。この差動増幅器はＣＭＵ
Ｓ 構成であり、ビット線から供給される差動入力信号
８ ｉ ｎ 、 ＳＴｎ が一対の第１゜第２差動入
力トランジスタ（ｎチャネル形のＭＯＳ）ランシフタ）
Ｔ、、Ｔ、に入力されている。上記ＭＯ８）ランシフタ
Ｔ、のドレインはＰチャネル形の第３負荷ＭＯ８トラン
ジスタＴｓ’２／ｒＬで第１電源端子ＶＤＤに接続され
るとともに、ＭＯＳトランジスシフ！のドレインはＰチ
ャネル形のクコ４負荷ＭＯ８ＬランジスタＴ４を介して
第１電源端子ＶＤＤに接続され、ｆ４ｑ記トランジスタ
Ｔ、、Ｔ、のソースはそれぞれ第２軍、＃ｖＳｓに接続
される。さらに上記トランジスタＴ、、Ｔ、Ｚ＋ベース
はトランジスタＴ３のドレインに接続され、トランジス
タＴ、のソース佃１からインバータ回路ＩＩを介して出
力信号ｏｏ’ｒを得る。
Ｓ 構成であり、ビット線から供給される差動入力信号
８ ｉ ｎ 、 ＳＴｎ が一対の第１゜第２差動入
力トランジスタ（ｎチャネル形のＭＯＳ）ランシフタ）
Ｔ、、Ｔ、に入力されている。上記ＭＯ８）ランシフタ
Ｔ、のドレインはＰチャネル形の第３負荷ＭＯ８トラン
ジスタＴｓ’２／ｒＬで第１電源端子ＶＤＤに接続され
るとともに、ＭＯＳトランジスシフ！のドレインはＰチ
ャネル形のクコ４負荷ＭＯ８ＬランジスタＴ４を介して
第１電源端子ＶＤＤに接続され、ｆ４ｑ記トランジスタ
Ｔ、、Ｔ、のソースはそれぞれ第２軍、＃ｖＳｓに接続
される。さらに上記トランジスタＴ、、Ｔ、Ｚ＋ベース
はトランジスタＴ３のドレインに接続され、トランジス
タＴ、のソース佃１からインバータ回路ＩＩを介して出
力信号ｏｏ’ｒを得る。
なお、メモリに使用する場合は、スタンドバイ時の無駄
な消質電力を低減するために、トランジスタＩｌｌ 、
＋、 ｌ１１２のソースぞスタンドバイ用のトラン
ジスタ（図示しない）ゲ介して第２菫）ＱＶｓ’ｓｌ：
接続し、スタンドバイ時にこのトランジスタに制祉信号
を供給してオフ状態とする。
な消質電力を低減するために、トランジスタＩｌｌ 、
＋、 ｌ１１２のソースぞスタンドバイ用のトラン
ジスタ（図示しない）ゲ介して第２菫）ＱＶｓ’ｓｌ：
接続し、スタンドバイ時にこのトランジスタに制祉信号
を供給してオフ状態とする。
次に上記のような構成において動作ン況明する。これか
ら述べる動作はメモリの動作時のものであり、スタンド
バイ用のトランジスタはオン状態にあるものとする。ま
ず、ｆｕ＋入力トランジスシフ、、Ｔ！に入力される信
号８ｉｎが高レベル、震が低レベルになると、トランジ
スタＴＩがオン状態、トランジスタＴ、がオフ状態とな
り、トランジスタＴ、とＴ、との接続点Ａの節位が低レ
ベルとなるので、トランジスタＴ、およびＴ、がオン状
態となる。従って、トランジスタＴ２とＴ、との接続点
Ｂの電位が商レベルとなるので、この接続点Ｂの電位を
インバータ回路ＩＩで反転した出力信諭ＯｕＴは低レベ
ルとなる。この回路においては、まずトランジスタＴ１
がオン状態となり続いてトランジスタＴｓがオフ状態と
／【つた時、第１電源端子ＶＤＤからトランジスタＴｓ
、ＴＩＹ介して第２軍源ＶＳＳに′−１流工、が流
れる。この時、トランジスタＴ４のゲートはＴ３のゲー
トと共通接続されカレントミラー構成となっているため
、初めはこの電流１１と向じ゛電流がトランジスタＴ４
’ｒ：介して流れ、この雷流工、によって出力段を充
電して高レベルにする。ただし、上記出力段の充電過程
において、トランジスタＴ、は初めは飽和領域で動作す
るが、出力段が充′岐されて高レベルになるに伴なって
、ドレイン電位が上昇するため不飽和領域で刺作馨始め
、電流Ｉ。
ら述べる動作はメモリの動作時のものであり、スタンド
バイ用のトランジスタはオン状態にあるものとする。ま
ず、ｆｕ＋入力トランジスシフ、、Ｔ！に入力される信
号８ｉｎが高レベル、震が低レベルになると、トランジ
スタＴＩがオン状態、トランジスタＴ、がオフ状態とな
り、トランジスタＴ、とＴ、との接続点Ａの節位が低レ
ベルとなるので、トランジスタＴ、およびＴ、がオン状
態となる。従って、トランジスタＴ２とＴ、との接続点
Ｂの電位が商レベルとなるので、この接続点Ｂの電位を
インバータ回路ＩＩで反転した出力信諭ＯｕＴは低レベ
ルとなる。この回路においては、まずトランジスタＴ１
がオン状態となり続いてトランジスタＴｓがオフ状態と
／【つた時、第１電源端子ＶＤＤからトランジスタＴｓ
、ＴＩＹ介して第２軍源ＶＳＳに′−１流工、が流
れる。この時、トランジスタＴ４のゲートはＴ３のゲー
トと共通接続されカレントミラー構成となっているため
、初めはこの電流１１と向じ゛電流がトランジスタＴ４
’ｒ：介して流れ、この雷流工、によって出力段を充
電して高レベルにする。ただし、上記出力段の充電過程
において、トランジスタＴ、は初めは飽和領域で動作す
るが、出力段が充′岐されて高レベルになるに伴なって
、ドレイン電位が上昇するため不飽和領域で刺作馨始め
、電流Ｉ。
＝Ｉ、とはならない。次に、入力信号Ｓｉｎが低レベル
、８ｉｎ が高レベルになると、トランジスタＴ、が
オフ状態 Ｔ２がオン状態となるとトモに、トランジス
タＴ１のドレイン側ａ 続点へが高レベルとなるのでト
ランジスタＴ、、Ｔ。
、８ｉｎ が高レベルになると、トランジスタＴ、が
オフ状態 Ｔ２がオン状態となるとトモに、トランジス
タＴ１のドレイン側ａ 続点へが高レベルとなるのでト
ランジスタＴ、、Ｔ。
がともにオフ状態となる。従って、出力段の電位ハトラ
ンシフタＴ２を介し℃放電されて低レベルとなるので、
出力他動ｏｕＴは高レベルとなる。
ンシフタＴ２を介し℃放電されて低レベルとなるので、
出力他動ｏｕＴは高レベルとなる。
ジ３２図は、従来の差動増幅器のイｍの構成例ケ示すも
ので、上記第１図における各トランジスタＴ、〜Ｔ、の
極性をそれぞれ逆極性とするとともに、トランジスタＴ
、 ’、 Ｔ、、とＴ、、ＩＴ。
ので、上記第１図における各トランジスタＴ、〜Ｔ、の
極性をそれぞれ逆極性とするとともに、トランジスタＴ
、 ’、 Ｔ、、とＴ、、ＩＴ。
の接続位置ン入れ換えたものである。この回路の動作は
前述した第１図の回路と逆の論理動作となる。
前述した第１図の回路と逆の論理動作となる。
とこ′ろで、上記第１図および第２図に示した差動増幅
器においては、トランジスタＴ、。
器においては、トランジスタＴ、。
Ｔ２の相互コンダクタ７ ：Ｘ、 ｇ ｍ ｎ １ ｈ
ｇ ｍｎ２とＴ３゜Ｔ、の相互コンダクタンスｇｍ”
Ａ＊ｇ””２は、入力感度を保つためにｇ ｍ ｎ 、
＝ ｇ ｍ ｎ 、 、 としている。しかし、差
動増幅器の出力段に接続される寄生容近（ドレイン容量
１次段のゲート容量）や浮遊容量（配線容餡）が大きい
ため、出力段における信骨遅延時間が太き（なる。そこ
で、このような欠点ン除去するために各トランジスタの
ｇｍｖ大きく設定して出力段の充放電；時間を短縮しよ
うとすると、入力１ｍ！８ｉｎが高レベルの時、ｍｆ述
したようにトランジスタ’ｌ 、＋ Ｔ Ｈがともにオ
ン状態となり、この時流れる貫通電流１．が大きくなり
、消費ポカが増大する。また、各トランジスタの相互コ
ンダクタンスｇｍを大きく設定するとこれに伴なつ℃ゲ
ート谷石−も大きくなるため、ピット線から供給される
信号の波形も緩やかになり伯目遅延時間が大きくなる。
ｇ ｍｎ２とＴ３゜Ｔ、の相互コンダクタンスｇｍ”
Ａ＊ｇ””２は、入力感度を保つためにｇ ｍ ｎ 、
＝ ｇ ｍ ｎ 、 、 としている。しかし、差
動増幅器の出力段に接続される寄生容近（ドレイン容量
１次段のゲート容量）や浮遊容量（配線容餡）が大きい
ため、出力段における信骨遅延時間が太き（なる。そこ
で、このような欠点ン除去するために各トランジスタの
ｇｍｖ大きく設定して出力段の充放電；時間を短縮しよ
うとすると、入力１ｍ！８ｉｎが高レベルの時、ｍｆ述
したようにトランジスタ’ｌ 、＋ Ｔ Ｈがともにオ
ン状態となり、この時流れる貫通電流１．が大きくなり
、消費ポカが増大する。また、各トランジスタの相互コ
ンダクタンスｇｍを大きく設定するとこれに伴なつ℃ゲ
ート谷石−も大きくなるため、ピット線から供給される
信号の波形も緩やかになり伯目遅延時間が大きくなる。
この発明は上記のような事情にｈみてなされたもので、
七の目的とするところは、入力ａ度が低下せず、かつ消
費゛−力を増加させることなく＆送動作が可能な差動増
幅器乞提供することである。
七の目的とするところは、入力ａ度が低下せず、かつ消
費゛−力を増加させることなく＆送動作が可能な差動増
幅器乞提供することである。
すなわち、この発明においては、上記第１図あるいは第
２図におけるトランジスタＴ 、 。
２図におけるトランジスタＴ 、 。
Ｔ３の相互コンダクタンヌ比とトランジスタＴ ２
＋ Ｔ ４の相互コンダクタンス比が等しく。
＋ Ｔ ４の相互コンダクタンス比が等しく。
かつトランジスタＴｓの相好コンダクタンスよりＴ、の
コノダクタンスの万が大きくなるように構成したもので
ある。
コノダクタンスの万が大きくなるように構成したもので
ある。
以下、この発明の一実施例について図面を裕照して説明
する。ただし、図面は第１図と同様σものである。すな
わち、第１図の回路におけるｎチャネル形ＭＯ８トラン
ジスタＴ、、Ｔ。
する。ただし、図面は第１図と同様σものである。すな
わち、第１図の回路におけるｎチャネル形ＭＯ８トラン
ジスタＴ、、Ｔ。
およびＰチャネル形Ｍ（Ｊ８）ランシフタＴ、。
Ｔ４の相互コンダクタンスをそれぞれｇｍ１１１＋ｇｍ
ｎｚ ＊ ｇｒｒＮ）＋ ＊ ｇｍｐｚ とすると、
下式（１）および下式（２）ヲ満たすように各相互コン
ダクタンスを設定する。
ｎｚ ＊ ｇｒｒＮ）＋ ＊ ｇｍｐｚ とすると、
下式（１）および下式（２）ヲ満たすように各相互コン
ダクタンスを設定する。
ｇ ｍ ｎ Ｉ ｇ ” ” ２ｇｍ１）ｔ
＜ ｇｍｐｘ ・・・ρ）このような構成によれ
は、左動増幅器な構成するトランジスタＴ、・、Ｔ１か
ら成るＣＭｔＪＦｓインバータ回路、トランジスタＴ、
、Ｔ、から成るＣＩｖｌＬ１８インバータ回路における
Ｐチャネル形１ν１０８トランジスタとｎチャネル形Ｍ
（Ｊ８）ランシフタの相互コンダクタンスｇｍの比す等
しく設定しているため、各々のインバータ回ＩＱのしき
い４直山；圧は同じであるので入力感１斐が１氏下する
ことはない。また、出力段乞光放財するトランジスタ’
］’ ２ ｓＴ４’＆太き（設定したので、出力段の容
ｔ、１の充放電時間を短かくでき、茜速化が計れる。さ
らに、入力信号Ｓｉｎが高レベル。
＜ ｇｍｐｘ ・・・ρ）このような構成によれ
は、左動増幅器な構成するトランジスタＴ、・、Ｔ１か
ら成るＣＭｔＪＦｓインバータ回路、トランジスタＴ、
、Ｔ、から成るＣＩｖｌＬ１８インバータ回路における
Ｐチャネル形１ν１０８トランジスタとｎチャネル形Ｍ
（Ｊ８）ランシフタの相互コンダクタンスｇｍの比す等
しく設定しているため、各々のインバータ回ＩＱのしき
い４直山；圧は同じであるので入力感１斐が１氏下する
ことはない。また、出力段乞光放財するトランジスタ’
］’ ２ ｓＴ４’＆太き（設定したので、出力段の容
ｔ、１の充放電時間を短かくでき、茜速化が計れる。さ
らに、入力信号Ｓｉｎが高レベル。
８ｉｎが低レベルの時、トランジスタＴ、、Ｔ。
がオン状態となり、第１電源端子ＶＤＤからこのトラン
ジスタＴ、、Ｔ、 ン介してめ２市ｋＶ ｓ ｓに流
れる貫通室／＃１．は、トランジスタＴＩ 。
ジスタＴ、、Ｔ、 ン介してめ２市ｋＶ ｓ ｓに流
れる貫通室／＃１．は、トランジスタＴＩ 。
Ｔ、が小さく設定されている定め小さく消費紙力が増大
することもない。
することもない。
第２図の回路においても間柱に構成することにより同じ
効果が得られるのはもちろんである。
効果が得られるのはもちろんである。
以上説明したようにこの発明によれは、入力感度が１氏
下せず、かつ１Ｉ８Ｉ！￥！ｊ′−′力を増加さセるこ
となく尚送動作が可能な左動増幅器が得られる。
下せず、かつ１Ｉ８Ｉ！￥！ｊ′−′力を増加さセるこ
となく尚送動作が可能な左動増幅器が得られる。
第１図および第２図はそれぞれ従来の差両増幅器乞示す
回路図およびこの発明の一芙施例馨睨明するための回路
図である。 δｌｎ、δ１ｎ ・・・差動入力信吟、Ｔ、、Ｔ、・・
・味１１第２差動入カトランジスタ、Ｔ３ 、Ｔ。 ・・・￥（ｓｓ、５．４負荷トランジスタ、Ｖｃｃ・・
・第１′市源端子、Ｖ５ＳＴＹ勇２電卸、すＯＴ・・・
出力信目。
回路図およびこの発明の一芙施例馨睨明するための回路
図である。 δｌｎ、δ１ｎ ・・・差動入力信吟、Ｔ、、Ｔ、・・
・味１１第２差動入カトランジスタ、Ｔ３ 、Ｔ。 ・・・￥（ｓｓ、５．４負荷トランジスタ、Ｖｃｃ・・
・第１′市源端子、Ｖ５ＳＴＹ勇２電卸、すＯＴ・・・
出力信目。
Claims (1)
- 差動入力信号が供給される一対の第ｌ、第２差動入カト
ランジスタと、この差動入力トランジスタの一端と第１
電源端子間（−それぞれ接続される逆導電形の第３．第
４負荷トランジスタとを備え、上記第４負荷トランジス
タの他端がそれぞれ第２ｗ＃に接続されるとともに第３
゜第４トランジスタのゲートは第１．第３トランジスタ
の接続点に接続され、上記第２．第４トランジスタの接
続点から出力を魯る差動増幅器において、第１．第３ト
ランジヌタの相互コンダクタンス比と＠２．＄４）ラン
シフタの相互コンダクタンス比とが等しく、かつ第３ト
ランジスタの相互コンダクタンスより第４トランジスタ
の相互コンダクタンスの万が大きくなる如く構成したこ
とを特徴とする差ｉｖＩ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226707A JPS59119589A (ja) | 1982-12-27 | 1982-12-27 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226707A JPS59119589A (ja) | 1982-12-27 | 1982-12-27 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119589A true JPS59119589A (ja) | 1984-07-10 |
Family
ID=16849376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226707A Pending JPS59119589A (ja) | 1982-12-27 | 1982-12-27 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119589A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
| JPS63113889A (ja) * | 1986-10-21 | 1988-05-18 | ブルックトリー コーポレーション | 負のフィードバック方式 |
| JPH01298594A (ja) * | 1988-05-25 | 1989-12-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH0438795A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | 増幅回路 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| US5305272A (en) * | 1989-09-28 | 1994-04-19 | Kabushiki Kaisha Toshiba | Sense amplifier circuit |
| US5550493A (en) * | 1993-09-21 | 1996-08-27 | Ricoh Company Ltd. | Potential comparing circuit having an offset correcting circuit |
-
1982
- 1982-12-27 JP JP57226707A patent/JPS59119589A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628398A (ja) * | 1985-07-03 | 1987-01-16 | Toshiba Corp | 半導体メモリ |
| JPH0415558B2 (ja) * | 1985-07-03 | 1992-03-18 | Toshiba Kk | |
| JPS63113889A (ja) * | 1986-10-21 | 1988-05-18 | ブルックトリー コーポレーション | 負のフィードバック方式 |
| JPH01298594A (ja) * | 1988-05-25 | 1989-12-01 | Hitachi Ltd | 半導体記憶装置 |
| US5305272A (en) * | 1989-09-28 | 1994-04-19 | Kabushiki Kaisha Toshiba | Sense amplifier circuit |
| JPH0438795A (ja) * | 1990-06-04 | 1992-02-07 | Nec Corp | 増幅回路 |
| JPH04214297A (ja) * | 1990-12-13 | 1992-08-05 | Mitsubishi Electric Corp | 増幅回路 |
| US5550493A (en) * | 1993-09-21 | 1996-08-27 | Ricoh Company Ltd. | Potential comparing circuit having an offset correcting circuit |
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