JPS5812763B2 - ハツシンカイロ - Google Patents
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- JPS5812763B2 JPS5812763B2 JP48106759A JP10675973A JPS5812763B2 JP S5812763 B2 JPS5812763 B2 JP S5812763B2 JP 48106759 A JP48106759 A JP 48106759A JP 10675973 A JP10675973 A JP 10675973A JP S5812763 B2 JPS5812763 B2 JP S5812763B2
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- channel
- output
- circuit
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Description
【発明の詳細な説明】
〈発明の分野〉
本発明はＮチャンネルＩＧ−ＦＥＴとＰチャンネルＩＧ
−ＦＥＴとを用いたいわゆる相補形ＩＧ−ＦＲＴ回路構
成の発振回路に関し、特にその消費電力の低減化に関す
るものである。
−ＦＥＴとを用いたいわゆる相補形ＩＧ−ＦＲＴ回路構
成の発振回路に関し、特にその消費電力の低減化に関す
るものである。
〈従来技術〉
一般に第１図に示されるごとき発振回路は周知である。
かかる発振回路は、特開昭４８−１３０６４号公報にも
示されているように、ＮチャンネルＩＱ−ＦＥＴ１１、
ＰチャンネルＩＧ−ＦＥＴ１２でなる第１の相補型イン
バータ（以下、ＣＭＯＳインバータという。
示されているように、ＮチャンネルＩＱ−ＦＥＴ１１、
ＰチャンネルＩＧ−ＦＥＴ１２でなる第１の相補型イン
バータ（以下、ＣＭＯＳインバータという。
）１０と、同様にして形成された第２のＣＭＯＳインバ
ータ２０、第３のＣＭＯＳインバータ３０を、カスケー
ド接続したものである。
ータ２０、第３のＣＭＯＳインバータ３０を、カスケー
ド接続したものである。
そして、第２のＣＭＯＳイシバータ２０の出力２４より
はコンデンサ４２を介して第１のＣＭＯＳインバータ１
０へ帰還される正帰還回路を有するものである。
はコンデンサ４２を介して第１のＣＭＯＳインバータ１
０へ帰還される正帰還回路を有するものである。
また、第３のＣＭＯＳインバータ３０の出力３４よりは
抵抗４１を介して第１のＣＭＯＳインバータ１０へ帰還
される負帰還回路を有するものである。
抵抗４１を介して第１のＣＭＯＳインバータ１０へ帰還
される負帰還回路を有するものである。
しかして、第１図に示される発振回路によれば、その回
路構成が奇数段のＣＭＯＳインバータ１０，２０．３０
構成であるため、抵抗４１、コンデンサ４２がなくても
リング発振器として動作するものであり、安定に動作す
るという特徴を有する。
路構成が奇数段のＣＭＯＳインバータ１０，２０．３０
構成であるため、抵抗４１、コンデンサ４２がなくても
リング発振器として動作するものであり、安定に動作す
るという特徴を有する。
しかも、第１図に示す発振回路によれば抵抗４１および
コンデンサ４２の容量を極度に小さくできるので高い周
波数（数メガヘルツ）をも用意に形成することができる
。
コンデンサ４２の容量を極度に小さくできるので高い周
波数（数メガヘルツ）をも用意に形成することができる
。
〈従来技術の問題点〉
しかるに相補形インバータ回路の３段カスケード接続を
基本として構成されるこの第１図のごとき発振回路では
あとで述べるように負帰還用抵抗ＲＦと正帰還用コンデ
ンサＣＦの微積分波形を使用しているため、この微積分
波形を入力信号とする部分のインバータ回路に流れる電
流は極めて大きく、発振のために消費される電力はデイ
ジタル回路全体で消費される電力に比して極めて大きく
発振器の消費する電力によってチップの消費電力が決定
されるというほどになり、本来低消費電力であるという
相補形ＩＱ−ＦＥＴ回路の特徴は全く失なわれ、且つ特
性上あるいは集積化の上でも種種の不都合を生ずる欠点
があった。
基本として構成されるこの第１図のごとき発振回路では
あとで述べるように負帰還用抵抗ＲＦと正帰還用コンデ
ンサＣＦの微積分波形を使用しているため、この微積分
波形を入力信号とする部分のインバータ回路に流れる電
流は極めて大きく、発振のために消費される電力はデイ
ジタル回路全体で消費される電力に比して極めて大きく
発振器の消費する電力によってチップの消費電力が決定
されるというほどになり、本来低消費電力であるという
相補形ＩＱ−ＦＥＴ回路の特徴は全く失なわれ、且つ特
性上あるいは集積化の上でも種種の不都合を生ずる欠点
があった。
〈発明の目的〉
本発明は上記欠点に鑑みて考え出された発振回路に関す
るものであり、その目的とするところは消費電力を“小
”とすることができるＣＭＯＳ発振回路を提供すること
である。
るものであり、その目的とするところは消費電力を“小
”とすることができるＣＭＯＳ発振回路を提供すること
である。
〈発明の要点〉
本発明によればその特徴とするところは、少なくとも第
１、第２、第３のＣＭＯＳインバータを用意し、カンケ
ード接続すると共に、第１のＣＭＯＳインバータの入力
端子と、第２のＣＭＯＳインバータの出力端子との間に
コンデンサを接続し、また第１のＣＭＯＳインノ←タの
入力端子と第３のＣＭＯＳインバータの出力端子との間
には抵抗を接続した発振回路において、上記第１のＣＭ
ＯＳインバータの出力抵抗を第２のＣＭＯＳインバータ
並びに第３のＣＭＯＳインバータの出力抵抗より大きく
設定したことを特徴とする発振回路にあるものである。
１、第２、第３のＣＭＯＳインバータを用意し、カンケ
ード接続すると共に、第１のＣＭＯＳインバータの入力
端子と、第２のＣＭＯＳインバータの出力端子との間に
コンデンサを接続し、また第１のＣＭＯＳインノ←タの
入力端子と第３のＣＭＯＳインバータの出力端子との間
には抵抗を接続した発振回路において、上記第１のＣＭ
ＯＳインバータの出力抵抗を第２のＣＭＯＳインバータ
並びに第３のＣＭＯＳインバータの出力抵抗より大きく
設定したことを特徴とする発振回路にあるものである。
また、本発明に対する他の特徴とするところは具体的に
は上記第ｌのＣＭＯＳインバータの構造をＰチャンネル
ＩＧＦＥＴ．ＮチャンネルＩＧＦＥＴの夫々においてチ
ャンネル長Ｌ１チャンネル幅Ｗを制御し相互コンダクタ
ンスｇｍを小さく設定することである。
は上記第ｌのＣＭＯＳインバータの構造をＰチャンネル
ＩＧＦＥＴ．ＮチャンネルＩＧＦＥＴの夫々においてチ
ャンネル長Ｌ１チャンネル幅Ｗを制御し相互コンダクタ
ンスｇｍを小さく設定することである。
また、本発明に対する更に他の特徴とするところは上記
第１のＣＭＯＳインバータの構造を、第１の電源と第２
の電源との間に順に第１の抵抗、第１の導電型でなるＩ
ＧＦＥＴ，第２の導電型でなるＩＧＦＥＴ，第２の抵抗
を直列接続すると共に上記第１の導電型であるＩＧＦＥ
Ｔと第２の導電型でなるＩＧＦＥＴのゲートを共通接続
し、これらゲートに入力信号を印加し、上記夫々のＩＧ
ＦＥＴの共通ドレインよりは出力をとり出すごとき構造
としたことであるがこれら各々の特徴は以下に示す実施
例より明らかである。
第１のＣＭＯＳインバータの構造を、第１の電源と第２
の電源との間に順に第１の抵抗、第１の導電型でなるＩ
ＧＦＥＴ，第２の導電型でなるＩＧＦＥＴ，第２の抵抗
を直列接続すると共に上記第１の導電型であるＩＧＦＥ
Ｔと第２の導電型でなるＩＧＦＥＴのゲートを共通接続
し、これらゲートに入力信号を印加し、上記夫々のＩＧ
ＦＥＴの共通ドレインよりは出力をとり出すごとき構造
としたことであるがこれら各々の特徴は以下に示す実施
例より明らかである。
〈発明の実施例〉
第１の実施例
第２図は本発明の対象とされる発振回路例であつてＮチ
ャンネルＩＧ−ＦＥＴ Ｎ１とＰチャンネルＩＧ−ＦＥ
Ｔ Ｐ１とからなる第１のＣＭＯＳインバータ回路■１
と、ＮチャンネルＩＧ−ＦＥＴ Ｎ２とＰチャンネルＩ
Ｇ−ＦＥＴ Ｐ２とからなる第２のＣＭＯＳインバータ
回路Ｉ２と、ＮチャンネルＩＧ−ＦＥＴ Ｎ３とＰチャ
ンネルＩＧ−ＦＥＴ Ｐ３とからなる第３のＣＭＯＳイ
ンバータ回路■３とをこの順にカスケード接続し、第２
のＣＭＯＳインバータ回路■２の出力Ｏ２と第３のＣＭ
ＯＳインバータ回路■３の出力Ｏ３をそれぞれ帰還用コ
ンデンサＣＦと帰還用抵抗ＲＦを介して第１のＣＭＯＳ
インバータ回路■１の入力点Ａに供給されるようになっ
ている。
ャンネルＩＧ−ＦＥＴ Ｎ１とＰチャンネルＩＧ−ＦＥ
Ｔ Ｐ１とからなる第１のＣＭＯＳインバータ回路■１
と、ＮチャンネルＩＧ−ＦＥＴ Ｎ２とＰチャンネルＩ
Ｇ−ＦＥＴ Ｐ２とからなる第２のＣＭＯＳインバータ
回路Ｉ２と、ＮチャンネルＩＧ−ＦＥＴ Ｎ３とＰチャ
ンネルＩＧ−ＦＥＴ Ｐ３とからなる第３のＣＭＯＳイ
ンバータ回路■３とをこの順にカスケード接続し、第２
のＣＭＯＳインバータ回路■２の出力Ｏ２と第３のＣＭ
ＯＳインバータ回路■３の出力Ｏ３をそれぞれ帰還用コ
ンデンサＣＦと帰還用抵抗ＲＦを介して第１のＣＭＯＳ
インバータ回路■１の入力点Ａに供給されるようになっ
ている。
ここで第２図からわかるように、正帰還用コンデンサＣ
Ｆは偶数個のインバータ回路■１，１２を挾んで接続さ
れているので初段の第１のインバータ回路■１の入力に
対し正帰還回路を構成する。
Ｆは偶数個のインバータ回路■１，１２を挾んで接続さ
れているので初段の第１のインバータ回路■１の入力に
対し正帰還回路を構成する。
同様に負帰還用抵抗ＲＦは奇数個のインバータ回路Ｉ１
，Ｉ２，Ｉ３を挾んで接続されているので第１のインバ
ータ回路■１の入力に対し負帰還回路を構成する。
，Ｉ２，Ｉ３を挾んで接続されているので第１のインバ
ータ回路■１の入力に対し負帰還回路を構成する。
また第１のＣＭＯＳインバーター１の入力端と高電位電
源＋Ｅあるいは接地点間に接続されたダイオードＤ１及
びＤ２は動作の安定及びインバータＩ１の信頼性を向上
させるためのものであり、各ダイオードの順方向オン電
圧をＶＦ１，ＶＦ２とする。
源＋Ｅあるいは接地点間に接続されたダイオードＤ１及
びＤ２は動作の安定及びインバータＩ１の信頼性を向上
させるためのものであり、各ダイオードの順方向オン電
圧をＶＦ１，ＶＦ２とする。
また各出力点と接地点間に接続された容量Ｃ２，Ｃ３，
Ｃ４と、入力点Ａと接地点間の容量Ｃ１とは発振のため
の帰還用ＣＦとＲＦを除いたときに各出力点Ｂ，Ｃ，Ｄ
に分布する各出力の負荷容量とＡ点に分布する入力容量
を示し、これらは一般にＣＦよりかなり小さい。
Ｃ４と、入力点Ａと接地点間の容量Ｃ１とは発振のため
の帰還用ＣＦとＲＦを除いたときに各出力点Ｂ，Ｃ，Ｄ
に分布する各出力の負荷容量とＡ点に分布する入力容量
を示し、これらは一般にＣＦよりかなり小さい。
次にこの発振器の動作を説明する。
第３図は第２図の発振器の動作波形図でＡ，Ｂ，Ｃ，Ｄ
の各波形は各々第２図Ａ，Ｂ，Ｃ，Ｄ点の電位の波形を
示すものである。
の各波形は各々第２図Ａ，Ｂ，Ｃ，Ｄ点の電位の波形を
示すものである。
今各インバータＩ１，Ｉ２、Ｉ３の出力Ｏ１，Ｏ２，Ｏ
３がそれぞれ時刻ｔ１に示される電圧を＋Ｅボルト、ゼ
ロボルト、＋ＥボルトであるとするとＡ点の電位はＲＦ
を通してＣＦが＋Ｅボルトの方向へ充電されるため時刻
ｔ２においてインバータＩ１の入出力反転電圧ＶＴに達
しＢ点の電圧は＋Ｅからゼロへ反転し■２，■３の出力
Ｏ２、Ｏ３はそれぞれゼロから＋Ｅ、＋Ｅからゼロへ反
転する。
３がそれぞれ時刻ｔ１に示される電圧を＋Ｅボルト、ゼ
ロボルト、＋ＥボルトであるとするとＡ点の電位はＲＦ
を通してＣＦが＋Ｅボルトの方向へ充電されるため時刻
ｔ２においてインバータＩ１の入出力反転電圧ＶＴに達
しＢ点の電圧は＋Ｅからゼロへ反転し■２，■３の出力
Ｏ２、Ｏ３はそれぞれゼロから＋Ｅ、＋Ｅからゼロへ反
転する。
このときＩ２出力のゼロから＋Ｅへの反転がＣＦを通し
てＡ点に帰還されＡ点は＋Ｅ＋ＶＴ１ボルトになる。
てＡ点に帰還されＡ点は＋Ｅ＋ＶＴ１ボルトになる。
そしてこのときＩ３の出力はゼロボルトになっているた
めＡ点の電位は時間と共に低下し時刻ｔ４において電位
がＩ１の反転電圧ＶＴになるとＩ１の出力Ｏ１はゼロか
ら＋Ｅに反転し■２，■３の出力Ｏ２，Ｏ３も各々＋Ｅ
からゼロ、ゼロから＋Ｅへ反転する。
めＡ点の電位は時間と共に低下し時刻ｔ４において電位
がＩ１の反転電圧ＶＴになるとＩ１の出力Ｏ１はゼロか
ら＋Ｅに反転し■２，■３の出力Ｏ２，Ｏ３も各々＋Ｅ
からゼロ、ゼロから＋Ｅへ反転する。
このとき■２の出力Ｏ２のゼロから＋Ｅへの反転はＣＦ
を通してＡ点に帰還されＡ点は−Ｖｒ２になる。
を通してＡ点に帰還されＡ点は−Ｖｒ２になる。
そしてこのとき■３の出力は＋Ｅボルトになっているた
めＡ点の電位はＲＦを通してＤ点から充電され時間と共
にＶＴに近づいていく。
めＡ点の電位はＲＦを通してＤ点から充電され時間と共
にＶＴに近づいていく。
以後上記の動作を繰返して発振動作をするのである。
このような発振器において従来はこれに使用される各Ｉ
Ｇ−ＦＥＴはＣＦを各インバータの出力負荷容量として
各出力点と接地点間に接続したときの各インバータのス
イッチングスピードｔｐｄがＣＦとＲＦで定まる時定数
ＣＦＲＦに対してｔｐｄ＜＜ＣＦ、ＲＦなる関係を保持
するよう設計され各ＩＧ−ＦＥＴはこの条件を満足する
ようほゞ同一のｇｍに設計されて来た。
Ｇ−ＦＥＴはＣＦを各インバータの出力負荷容量として
各出力点と接地点間に接続したときの各インバータのス
イッチングスピードｔｐｄがＣＦとＲＦで定まる時定数
ＣＦＲＦに対してｔｐｄ＜＜ＣＦ、ＲＦなる関係を保持
するよう設計され各ＩＧ−ＦＥＴはこの条件を満足する
ようほゞ同一のｇｍに設計されて来た。
従ってインバータＩ１には信号入力として第３図Ａの微
積分波形が供給されるためＡの波形がＶＴｈＮと（＋Ｅ
＋ＶＴｈｐ）（注、ＶＴｈＮはＮチャンネルＩＧ−ＦＥ
ＴのＶＴｈで正の電圧値、ＶＴｈＮはＰチャンネルＩＧ
−ＦＥＴのＶＴｈで負の電圧）間にある時間は■１のＰ
チャンネルＩＧ−ＦＥＴ Ｐ１及びＮチャンネル■Ｇ−
ＦＥＴＮ１はそれぞれ導通状態にあり、第３図Ｅに示さ
れるような波形の電流ｉａ１が＋ＥからＰ１，Ｎ１を通
って接地点に流れる。
積分波形が供給されるためＡの波形がＶＴｈＮと（＋Ｅ
＋ＶＴｈｐ）（注、ＶＴｈＮはＮチャンネルＩＧ−ＦＥ
ＴのＶＴｈで正の電圧値、ＶＴｈＮはＰチャンネルＩＧ
−ＦＥＴのＶＴｈで負の電圧）間にある時間は■１のＰ
チャンネルＩＧ−ＦＥＴ Ｐ１及びＮチャンネル■Ｇ−
ＦＥＴＮ１はそれぞれ導通状態にあり、第３図Ｅに示さ
れるような波形の電流ｉａ１が＋ＥからＰ１，Ｎ１を通
って接地点に流れる。
このときの発振器の全消費電力Ｐａは近似的に、ｆ：発
振周波数 Ｔ：発振の周期、従ってＴ＝１／Ｐとしてとなる。
振周波数 Ｔ：発振の周期、従ってＴ＝１／Ｐとしてとなる。
従来の設計手法では右辺の第１項に相当するＥ／Ｔ∫０
Ｔｉｄ１ｄｔが第２項以後にほゞ等しいか大となりこの
インバータ■１で消費される電力によって発振器の消費
電力は増大したのである。
Ｔｉｄ１ｄｔが第２項以後にほゞ等しいか大となりこの
インバータ■１で消費される電力によって発振器の消費
電力は増大したのである。
本発明は上記の諸点に鑑み、更に堀下げた発振器の動作
の解析と、インバータＩ１に用いられるＩＧ−ＦＥＴの
ｇｍあるいはＩＧ−ＦＥＴの寸法すなわちチャンネルの
幅と長さの比Ｗ／ＬがインバータＩ２，Ｉ３に用いられ
るＩＧ−ＦＥＴのそれより可なり小さくても安定な発振
動作が可能であることの発見によってなされたもので、
発振特性を良好に保持したまゝ発振のための消費電力が
従来に比して極めて少ない特徴を有する発振器の提供を
目的とするものである。
の解析と、インバータＩ１に用いられるＩＧ−ＦＥＴの
ｇｍあるいはＩＧ−ＦＥＴの寸法すなわちチャンネルの
幅と長さの比Ｗ／ＬがインバータＩ２，Ｉ３に用いられ
るＩＧ−ＦＥＴのそれより可なり小さくても安定な発振
動作が可能であることの発見によってなされたもので、
発振特性を良好に保持したまゝ発振のための消費電力が
従来に比して極めて少ない特徴を有する発振器の提供を
目的とするものである。
以下にその詳細を説明する。
第３図のＡに示される微積分波形の電圧ＵＡはＣ１，Ｃ
２，Ｃ３，Ｃ４，＜＜ＣＦ，τ＝ＣＦ−ＲＦとしインバ
ータ■２，Ｉ３の各ＩＧ−ＦＥＴの出力インピーダンス
Ｒ０Ｎ２、Ｒ０ｐ２、Ｒ０Ｎ３、Ｒ０ｐ３、＜＜ＲＦと
すれば時刻ｔ２からｔ４までの間は ＵＡ＝（Ｅ＋ＶＦｔ）ｅｘｐ｛−（ｔ−ｔ２）／ｒ｝・
・・・・・（２）時刻ｔ４からｔ６までの間は： ＵＡ＝（Ｅ＋Ｖｐ２）ｅｘｐ｛−（ｔ−ｔ４）／’ｒ）
−ＶＦ２ −（３）で示される。
２，Ｃ３，Ｃ４，＜＜ＣＦ，τ＝ＣＦ−ＲＦとしインバ
ータ■２，Ｉ３の各ＩＧ−ＦＥＴの出力インピーダンス
Ｒ０Ｎ２、Ｒ０ｐ２、Ｒ０Ｎ３、Ｒ０ｐ３、＜＜ＲＦと
すれば時刻ｔ２からｔ４までの間は ＵＡ＝（Ｅ＋ＶＦｔ）ｅｘｐ｛−（ｔ−ｔ２）／ｒ｝・
・・・・・（２）時刻ｔ４からｔ６までの間は： ＵＡ＝（Ｅ＋Ｖｐ２）ｅｘｐ｛−（ｔ−ｔ４）／’ｒ）
−ＶＦ２ −（３）で示される。
但し上式においてインバータ■２，Ｉ３に用いられる各
ＩＧ−ＦＥＴの出力インピーダンスＲＯＮ２、ＲＯｐ２
、ＲＯＮ３、ＲＯｐ３、はそれぞれＲＦより極めて小さ
くＲＦに対して、無視できるものとしている。
ＩＧ−ＦＥＴの出力インピーダンスＲＯＮ２、ＲＯｐ２
、ＲＯＮ３、ＲＯｐ３、はそれぞれＲＦより極めて小さ
くＲＦに対して、無視できるものとしている。
従って発振の周期Ｔはとなる。
しかるに上記各式に導入されるインバータＩ１の特性は
ＶＴであり、また各式の導出に要求されるＩ１の条件は
第３図のＡ波形の時刻ｔ２、ｔ４あるいはｔ６で示され
る微積分波形のスイッチによる出力のスイッチ時間ｔｐ
ｃｔがＣｐ×ＲＦの時間に対してｔｐｄ＜＜ｃｐ×ＲＦ
であることである。
ＶＴであり、また各式の導出に要求されるＩ１の条件は
第３図のＡ波形の時刻ｔ２、ｔ４あるいはｔ６で示され
る微積分波形のスイッチによる出力のスイッチ時間ｔｐ
ｃｔがＣｐ×ＲＦの時間に対してｔｐｄ＜＜ｃｐ×ＲＦ
であることである。
かかる条件を満足すれば■１のｖＴを一定とすれば、発
振周波数１／ＴはＣＦとＲＦの積により制御できるもの
である。
振周波数１／ＴはＣＦとＲＦの積により制御できるもの
である。
今、■１はＣＦとＲＦが入力点Ａに接続されているが■
１の出力容量はＣ２のみである。
１の出力容量はＣ２のみである。
このＣ２はＩＧ−ＦＥＴ Ｎ１とＰ１のドレイン電極と
接地点間に入る各電極の拡散層に寄生する容量と■２の
ＩＧ−ＦＥＴ Ｎ２とＰ２のゲートの入力容量の和と配
線によって生ずる浮遊容量の総和であり一般に高々数ｐ
Ｆ程度である。
接地点間に入る各電極の拡散層に寄生する容量と■２の
ＩＧ−ＦＥＴ Ｎ２とＰ２のゲートの入力容量の和と配
線によって生ずる浮遊容量の総和であり一般に高々数ｐ
Ｆ程度である。
更にＣ２はＩＧ−ＦＥＴ Ｎ１あるいはＰ１の寸法（Ｉ
Ｇ−ＦＥＴのソースドレイン間のチャンネルの長さＬを
一定として、チャンネルの幅Ｗ）を縮少することにより
Ｃ２＜Ｃ２（＝Ｃ４）とすることができる。
Ｇ−ＦＥＴのソースドレイン間のチャンネルの長さＬを
一定として、チャンネルの幅Ｗ）を縮少することにより
Ｃ２＜Ｃ２（＝Ｃ４）とすることができる。
そしてＣ２＜＜ＣＦである。
一般に、ゼロボルトと＋Ｅボルトのステップ入力信号に
対するインバータのスイッチングスピード（出力の１０
％と９０％間を変化するに要する時間）ｔｒ，ｔｆは出
力容量をＣ０として となり簡単には 但しβＮ：ＶＴｈが等しいＮチャンネルＩＧ−ＦＥＴに
共通な定数 βｐ：ＶＴｈが等しいＰチャンネルＩＧ−ＦＥＴに共通
な定数と表現できる。
対するインバータのスイッチングスピード（出力の１０
％と９０％間を変化するに要する時間）ｔｒ，ｔｆは出
力容量をＣ０として となり簡単には 但しβＮ：ＶＴｈが等しいＮチャンネルＩＧ−ＦＥＴに
共通な定数 βｐ：ＶＴｈが等しいＰチャンネルＩＧ−ＦＥＴに共通
な定数と表現できる。
従ってインバータ■１の出力負荷容量はＣ２のみ、Ｉ２
と■３の出力負荷容量は各々（ＣＦ＋Ｃ１＋Ｃ３）と（
ＣＦ＋Ｃ１＋Ｃ４）となり各ＩＧ−ＦＥＴの寸法間には なる関係において各インバータのｔｒとｔｆがほぼ等し
くなればよい。
と■３の出力負荷容量は各々（ＣＦ＋Ｃ１＋Ｃ３）と（
ＣＦ＋Ｃ１＋Ｃ４）となり各ＩＧ−ＦＥＴの寸法間には なる関係において各インバータのｔｒとｔｆがほぼ等し
くなればよい。
しかるに、Ｃ２＜＜ＣＦ＋Ｃ１＋Ｃ３≒ＣＦ＋Ｃ１＋Ｃ
４であるから （Ｗ／Ｌ）は他のインバータの寸法より小さくても十分
に安定な発振動作が可能なことを示している。
４であるから （Ｗ／Ｌ）は他のインバータの寸法より小さくても十分
に安定な発振動作が可能なことを示している。
このようにインバータＩ１のＮチャンネルＩＧ−ＦＥＴ
とＰチャンネル■Ｇ−ＦＥＴの寸法が小さくなったから
微積分波形入力によって■１を＋ＥからＮ１，Ｐ１を通
って接地点に流れる電流ｉＤは従来のものに対してＮ１
とＰ１の寸法（ Ｗ／Ｌ）の縮少分だけ（Ｎ１とＰ１の
出力抵抗の増大に比例して）減少しｉａの減少分だけ発
振器の消費電力は減少できることになるのである。
とＰチャンネル■Ｇ−ＦＥＴの寸法が小さくなったから
微積分波形入力によって■１を＋ＥからＮ１，Ｐ１を通
って接地点に流れる電流ｉＤは従来のものに対してＮ１
とＰ１の寸法（ Ｗ／Ｌ）の縮少分だけ（Ｎ１とＰ１の
出力抵抗の増大に比例して）減少しｉａの減少分だけ発
振器の消費電力は減少できることになるのである。
以上の説明では簡単のためにＮチャンネルＩＧ−ＦＥＴ
に関しては同一のＶＴｈＮとし、ＰチャンネルＩＧ−Ｆ
ＥＴに関しても同一のＶＴｈｐとして説明したがＩ１の
ＩＧ−ＦＥＴのＶＴｈをとしてＩ１の各ＩＧ−ＦＥＴの
出力抵抗をＩ２、Ｉ３の各ＩＧ−ＦＥＴの出力抵抗より
大きくしても良い。
に関しては同一のＶＴｈＮとし、ＰチャンネルＩＧ−Ｆ
ＥＴに関しても同一のＶＴｈｐとして説明したがＩ１の
ＩＧ−ＦＥＴのＶＴｈをとしてＩ１の各ＩＧ−ＦＥＴの
出力抵抗をＩ２、Ｉ３の各ＩＧ−ＦＥＴの出力抵抗より
大きくしても良い。
第２の実施例
第４図によれば本発明に対する第２の実施例が示される
が、本発明によれば第４図に示されるように、■１のＩ
Ｇ−ＦＥＴ等によって構成されるレベルシフト手段（Ｓ
，Ｓ）を直列接続して■１の出力抵抗を■２，■３の出
力抵抗より大きくしても良い。
が、本発明によれば第４図に示されるように、■１のＩ
Ｇ−ＦＥＴ等によって構成されるレベルシフト手段（Ｓ
，Ｓ）を直列接続して■１の出力抵抗を■２，■３の出
力抵抗より大きくしても良い。
また第４図においてはＸ点、Ｙ点は各々＋Ｅと接地点に
接続されているが、両点共■１の入力としても良い。
接続されているが、両点共■１の入力としても良い。
〈発明の効果〉
本発明は以上のように発振特性を良好に維持したまゝ発
振のために消費される電力を低減できるほか機能当りの
占有面積を縮少し歩留りを向上でき、また発振器の消費
電力の低減により他のデイジタル回路への発振器の及ぼ
す悪影響も軽減できデイジタル回路の信頼性を向上でき
、さらにまた消費電力の低減により小さなチップ上によ
り一層大規模な集積回路を形成することができるように
なる等の多大の効果が得られるものである。
振のために消費される電力を低減できるほか機能当りの
占有面積を縮少し歩留りを向上でき、また発振器の消費
電力の低減により他のデイジタル回路への発振器の及ぼ
す悪影響も軽減できデイジタル回路の信頼性を向上でき
、さらにまた消費電力の低減により小さなチップ上によ
り一層大規模な集積回路を形成することができるように
なる等の多大の効果が得られるものである。
また、これら構造によればＣＭＯＳインバータ■１を構
成するＰチャンネルＩＧ−ＦＥＴ Ｐ１とＮチャンネル
ＩＧ−ＦＥＴ Ｎ１の寸法（Ｗ／Ｌ）を小、さくするこ
とができることからＣＭＯＳインバータ■１のゲート容
量Ｃ１を小さくすることができるものであり、式（４）
で示したＣＦに加算されているＣ０の値を小さくできた
ことで、第１図に示した発振回路に比較して発振周波数
を上げることができる。
成するＰチャンネルＩＧ−ＦＥＴ Ｐ１とＮチャンネル
ＩＧ−ＦＥＴ Ｎ１の寸法（Ｗ／Ｌ）を小、さくするこ
とができることからＣＭＯＳインバータ■１のゲート容
量Ｃ１を小さくすることができるものであり、式（４）
で示したＣＦに加算されているＣ０の値を小さくできた
ことで、第１図に示した発振回路に比較して発振周波数
を上げることができる。
第１図は従来からある発振回路、第２図は本発明に対す
る第１の実施例回路図、第３図は第２図の動作説明に供
される各部動作波形図、第４図は本発明に対する第２の
実施例回路図である。 ■１・・・・・・第１のＣＭＯＳインバータ、■２・・
・・・・第２のＣＭＯＳインバータ、■３・・・・・・
第３のＣＭＯＳインバータ、ＣＦ・・・・・・正帰還用
コンデンサ、ＲＦ１・・・・・・負帰還用抵抗。
る第１の実施例回路図、第３図は第２図の動作説明に供
される各部動作波形図、第４図は本発明に対する第２の
実施例回路図である。 ■１・・・・・・第１のＣＭＯＳインバータ、■２・・
・・・・第２のＣＭＯＳインバータ、■３・・・・・・
第３のＣＭＯＳインバータ、ＣＦ・・・・・・正帰還用
コンデンサ、ＲＦ１・・・・・・負帰還用抵抗。
Claims (1)
- １ 少なくとも第１、第２、第３の相補型インバータを
カスケード接続したものであって、このカスケード接続
回路中上記第１の相補型インバータの入力に接続された
コンデンサ使用の正帰還回路と、上記カスケード接続回
路中、上記第１の相補型インバータの入力に接続された
抵抗使用の負帰還回路とを備え、上記第１のインバータ
の出力抵抗を他のインバータの出力抵抗より大きくした
ことを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48106759A JPS5812763B2 (ja) | 1973-09-21 | 1973-09-21 | ハツシンカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48106759A JPS5812763B2 (ja) | 1973-09-21 | 1973-09-21 | ハツシンカイロ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19866081A Division JPS57127330A (en) | 1981-12-11 | 1981-12-11 | Oscillating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5057759A JPS5057759A (ja) | 1975-05-20 |
| JPS5812763B2 true JPS5812763B2 (ja) | 1983-03-10 |
Family
ID=14441826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48106759A Expired JPS5812763B2 (ja) | 1973-09-21 | 1973-09-21 | ハツシンカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812763B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229720A (ja) * | 1988-03-11 | 1989-09-13 | Komatsu Ltd | 電機駆動車の駆動輪装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381051A (en) * | 1976-12-27 | 1978-07-18 | Hitachi Ltd | Oscillating circuit |
| JPS5414646U (ja) * | 1977-07-04 | 1979-01-30 |
-
1973
- 1973-09-21 JP JP48106759A patent/JPS5812763B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229720A (ja) * | 1988-03-11 | 1989-09-13 | Komatsu Ltd | 電機駆動車の駆動輪装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5057759A (ja) | 1975-05-20 |
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