JPH07307663A - 相補型エネルギ回収論理回路およびその形成方法 - Google Patents
相補型エネルギ回収論理回路およびその形成方法Info
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- JPH07307663A JPH07307663A JP7125582A JP12558295A JPH07307663A JP H07307663 A JPH07307663 A JP H07307663A JP 7125582 A JP7125582 A JP 7125582A JP 12558295 A JP12558295 A JP 12558295A JP H07307663 A JPH07307663 A JP H07307663A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】
【目的】 消費されるエネルギは大幅に低減し、回路内
の乱調状態を排除し、しかも回路の動作周波数を最大化
することができる、相補型エネルギ回収論理回路を提供
する。 【構成】 相補型エネルギ回収論理回路は全ての電力を
単一のクロック入力端子から得ており、別個の電源また
は電力シンク端子への接続を有さない。この回路構成
は、反転器、論理ゲート（ＮＡＮＤ、ＮＯＲ等）、およ
び記憶素子のような多くの機能に適用可能である。反転
器機能を形成するように接続する場合、第１トランジス
タの電流電極をクロック入力端子に結合し、制御電極を
信号入力端子に結合し、一方第２トランジスタの電流電
極をクロック入力端子に結合し、制御電極を信号入力端
子に結合する。双方のトランジスタは、第２電流電極が
反転器の出力に結合されている。
の乱調状態を排除し、しかも回路の動作周波数を最大化
することができる、相補型エネルギ回収論理回路を提供
する。 【構成】 相補型エネルギ回収論理回路は全ての電力を
単一のクロック入力端子から得ており、別個の電源また
は電力シンク端子への接続を有さない。この回路構成
は、反転器、論理ゲート（ＮＡＮＤ、ＮＯＲ等）、およ
び記憶素子のような多くの機能に適用可能である。反転
器機能を形成するように接続する場合、第１トランジス
タの電流電極をクロック入力端子に結合し、制御電極を
信号入力端子に結合し、一方第２トランジスタの電流電
極をクロック入力端子に結合し、制御電極を信号入力端
子に結合する。双方のトランジスタは、第２電流電極が
反転器の出力に結合されている。
Description
【０００１】
【産業上の利用分野】本発明は一般的に電子回路に関
し、更に特定すれば新規なエネルギ回収論理回路（ｒｅ
ｃｏｖｅｒｅｄ ｅｎｅｒｇｙ ｌｏｇｉｃ ｃｉｒｃ
ｕｉｔ）に関するものである。
し、更に特定すれば新規なエネルギ回収論理回路（ｒｅ
ｃｏｖｅｒｅｄ ｅｎｅｒｇｙ ｌｏｇｉｃ ｃｉｒｃ
ｕｉｔ）に関するものである。
【０００２】
【従来の技術】過去において、回路を動作させるのに必
要なエネルギ量を低減するために種々の回路構成が利用
されてきた。特に興味深いのは、エネルギ回収回路と呼
ばれているものである。かかるエネルギ回収論理回路の
１つに、多数のバイポーラ・トランジスタを利用し、Ｐ
ＮＰ、ＮＰＮ、ＰＮＰ等というように、交互に異なる導
電型を直列に接続したものがある。各エミッタは、正弦
状、三角状、または台形状のような交番波形を有する電
源に接続される。各トランジスタのコレクタは、次のト
ランジスタのベース、およびコレクタを接地に結合する
コンデンサにも接続される。結果的に、１つのトランジ
スタのコレクタ・コンデンサは、次のトランジスタに対
するベース即ち入力コンデンサとして機能する。
要なエネルギ量を低減するために種々の回路構成が利用
されてきた。特に興味深いのは、エネルギ回収回路と呼
ばれているものである。かかるエネルギ回収論理回路の
１つに、多数のバイポーラ・トランジスタを利用し、Ｐ
ＮＰ、ＮＰＮ、ＰＮＰ等というように、交互に異なる導
電型を直列に接続したものがある。各エミッタは、正弦
状、三角状、または台形状のような交番波形を有する電
源に接続される。各トランジスタのコレクタは、次のト
ランジスタのベース、およびコレクタを接地に結合する
コンデンサにも接続される。結果的に、１つのトランジ
スタのコレクタ・コンデンサは、次のトランジスタに対
するベース即ち入力コンデンサとして機能する。
【０００３】かかる従来のエネルギ回収回路に伴う問題
の１つは、回路内の乱調状態（ｒａｃｅ ｃｏｎｄｉｔ
ｉｏｎｓ）である。電源の各半サイクルの間、一方の導
電型のトランジスタは全てオンとなり、出力上の容量
（ｃａｐａｃｉｔａｎｃｅ）を放電しなければならない
と共に、同時に入力上の容量も放電する。例えば、電源
波形の上昇部分の間ＮＰＮトランジスタがオンとなり、
下降部分の間ＰＮＰトランジスタがオンとなる。トラン
ジスタがオンとなってコレクタ・コンデンサを充電する
と、ベースまたは入力コンデンサ、即ち前段のコレクタ
・コンデンサからベース電荷が供給される。コレクタ・
コンデンサが完全に放電される前に入力コンデンサが放
電されると、トランジスタがオフとなり、コレクタ・コ
ンデンサは十分に充電されなくなる。こうして、回路内
には固有の乱調状態が生じる。また、バイポーラ素子の
ベース−エミッタ接合間のポテンシャル落差のために、
入力コンデンサは、最大ノイズ・マージンを得るために
望まれる程に、完全に放電することができない。加え
て、回路のスイッチング速度は限られている。ＰＮＰト
ランジスタは、典型的に、ＮＰＮトランジスタよりもス
イッチング速度が遅い。したがって、動作周波数は、Ｐ
ＮＰトランジスタのスイッチング速度によって制限され
るのである。
の１つは、回路内の乱調状態（ｒａｃｅ ｃｏｎｄｉｔ
ｉｏｎｓ）である。電源の各半サイクルの間、一方の導
電型のトランジスタは全てオンとなり、出力上の容量
（ｃａｐａｃｉｔａｎｃｅ）を放電しなければならない
と共に、同時に入力上の容量も放電する。例えば、電源
波形の上昇部分の間ＮＰＮトランジスタがオンとなり、
下降部分の間ＰＮＰトランジスタがオンとなる。トラン
ジスタがオンとなってコレクタ・コンデンサを充電する
と、ベースまたは入力コンデンサ、即ち前段のコレクタ
・コンデンサからベース電荷が供給される。コレクタ・
コンデンサが完全に放電される前に入力コンデンサが放
電されると、トランジスタがオフとなり、コレクタ・コ
ンデンサは十分に充電されなくなる。こうして、回路内
には固有の乱調状態が生じる。また、バイポーラ素子の
ベース−エミッタ接合間のポテンシャル落差のために、
入力コンデンサは、最大ノイズ・マージンを得るために
望まれる程に、完全に放電することができない。加え
て、回路のスイッチング速度は限られている。ＰＮＰト
ランジスタは、典型的に、ＮＰＮトランジスタよりもス
イッチング速度が遅い。したがって、動作周波数は、Ｐ
ＮＰトランジスタのスイッチング速度によって制限され
るのである。
【０００４】
【発明が解決しようとする課題】したがって、回路がア
クティブの間入力および出力ノードで同時に電圧が変化
せず、ノイズ・マージンが改善され、しかもＰＮＰトラ
ンジスタのスイッチング速度に制約されない動作周波数
を有するエネルギ回収論理回路を有することが望まし
い。
クティブの間入力および出力ノードで同時に電圧が変化
せず、ノイズ・マージンが改善され、しかもＰＮＰトラ
ンジスタのスイッチング速度に制約されない動作周波数
を有するエネルギ回収論理回路を有することが望まし
い。
【０００５】
【課題を解決するための手段】本発明の相補型エネルギ
回収論理回路は、クロック入力端子と、信号入力端子
と、第１電流電極が前記クロック入力端子に結合され、
制御電極が前記エネルギ回収論理回路の信号入力端子に
結合された、第１導電型の第１トランジスタと、第１電
流電極が前記クロック入力端子に結合され、制御電極が
前記信号入力端子に結合された、第２導電型の第２トラ
ンジスタとによって構成されたものである。この相補型
エネルギ回収論理回路は全ての電力を単一のクロック入
力端子から得ており、別個の電源または電力シンク端子
への接続を有さない。この回路構成は、反転器の他に
も、論理ゲート（ＮＡＮＤ、ＮＯＲ等）、および記憶素
子のような多くの機能に適用可能である。
回収論理回路は、クロック入力端子と、信号入力端子
と、第１電流電極が前記クロック入力端子に結合され、
制御電極が前記エネルギ回収論理回路の信号入力端子に
結合された、第１導電型の第１トランジスタと、第１電
流電極が前記クロック入力端子に結合され、制御電極が
前記信号入力端子に結合された、第２導電型の第２トラ
ンジスタとによって構成されたものである。この相補型
エネルギ回収論理回路は全ての電力を単一のクロック入
力端子から得ており、別個の電源または電力シンク端子
への接続を有さない。この回路構成は、反転器の他に
も、論理ゲート（ＮＡＮＤ、ＮＯＲ等）、および記憶素
子のような多くの機能に適用可能である。
【０００６】
【実施例】図１は、実質的に消費エネルギがゼロとなる
ように構成可能な、相補型エネルギ回収論理回路１０を
概略的に示す。回路１０は、直列に接続された複数の論
理機能を含む。回路１０は、各論理機能の電源端子およ
び電力返流端子として接続されている、クロック入力端
子即ちクロック１１を有する。結果的に、回路１０は、
単一端子のクロック１１からのエネルギによって給電さ
れることになる。これは、典型的に少なくとも２つの端
子、例えば、給電および電力返流用端子を必要とする従
来の回路とは、大きく異なることである。
ように構成可能な、相補型エネルギ回収論理回路１０を
概略的に示す。回路１０は、直列に接続された複数の論
理機能を含む。回路１０は、各論理機能の電源端子およ
び電力返流端子として接続されている、クロック入力端
子即ちクロック１１を有する。結果的に、回路１０は、
単一端子のクロック１１からのエネルギによって給電さ
れることになる。これは、典型的に少なくとも２つの端
子、例えば、給電および電力返流用端子を必要とする従
来の回路とは、大きく異なることである。
【０００７】回路１０の第１反転回路即ち反転器１３は
入力端子１２を有し、これも回路１０の入力端子として
機能することができる。反転器１３は、クロック１１に
接続された第１電流電極即ちソース、反転器１３の出力
端子即ち出力１７に接続された第２電流電極即ちドレイ
ン、および入力端子１２に接続されたゲート即ち制御電
極を有する第１トランジスタ即ち上位トランジスタ１６
を含む。また、反転器１３は、クロック１１に接続され
たソース、出力１７に接続されたドレイン、および入力
端子１２に接続されたゲート即ち制御電極を有する第２
トランジスタ即ち下位トランジスタ１４も含む。図１に
示すように、トランジスタ１６，１４はそれぞれＰ−チ
ャンネルおよびＮ−チャンネル型である。反転器１３は
直流電源即ちシンク（ｓｉｎｋ）には接続されていない
が、トランジスタ１４，１６双方のソースがクロック１
１に接続されている。したがって、出力１７上の論理状
態は、クロック１１に印加される状態および入力１２に
印加される論理状態によって決まる。
入力端子１２を有し、これも回路１０の入力端子として
機能することができる。反転器１３は、クロック１１に
接続された第１電流電極即ちソース、反転器１３の出力
端子即ち出力１７に接続された第２電流電極即ちドレイ
ン、および入力端子１２に接続されたゲート即ち制御電
極を有する第１トランジスタ即ち上位トランジスタ１６
を含む。また、反転器１３は、クロック１１に接続され
たソース、出力１７に接続されたドレイン、および入力
端子１２に接続されたゲート即ち制御電極を有する第２
トランジスタ即ち下位トランジスタ１４も含む。図１に
示すように、トランジスタ１６，１４はそれぞれＰ−チ
ャンネルおよびＮ−チャンネル型である。反転器１３は
直流電源即ちシンク（ｓｉｎｋ）には接続されていない
が、トランジスタ１４，１６双方のソースがクロック１
１に接続されている。したがって、出力１７上の論理状
態は、クロック１１に印加される状態および入力１２に
印加される論理状態によって決まる。
【０００８】反転器１３の動作は、入力１２および出力
１７における寄生または実際の容量上の蓄積電荷に依存
する。これらの容量は、典型的に、トランジスタ１４，
１６の固有の相互接続金属、ゲート−ドレイン間、ゲー
ト−ソース間、およびドレイン−ソース間容量である。
例示のために、これらの容量は各々等価な集中コンデン
サとして示されている。クロック１１が高で入力端子１
２も高のとき、トランジスタ１４，１６はイネーブルさ
れず、出力１７は以前の状態から変化しない。クロック
１１が高で入力１２が低のとき、トランジスタ１６がイ
ネーブルされ、出力１７に高を印加する。クロック１１
が低で入力１２も低のとき、トランジスタ１４，１６は
イネーブルされず、出力１７は不変のままである。しか
しながら、クロック１１が低で入力１２が高の場合、ト
ランジスタ１４がイネーブルされ、出力１７に低を印加
すると共に、出力１７に伴う寄生容量に蓄積されている
全電圧を放電する。このように、入力１２から出力１７
に論理状態を転送するためには、１クロック・サイクル
だけあればよい。この動作の間、回路１３は入力１２へ
の信号状態を変化させない。加えて、クロック１１に印
加される信号の周波数を十分高くして、次のクロック・
サイクルが寄生容量上に蓄積されている電圧をリフレッ
シュできるようになる前に、漏れ電流が寄生容量から放
電するのを防止しなければならない。好適実施例では、
Ｐ−チャンネルおよびＮ−チャンネル・トランジスタ
は、各々同一電流を有するように設計されている。加え
て、トランジスタ１４，１６は、ゲート−ソース間およ
びドレイン−ソース間の寄生容量が一致するように設計
されている。
１７における寄生または実際の容量上の蓄積電荷に依存
する。これらの容量は、典型的に、トランジスタ１４，
１６の固有の相互接続金属、ゲート−ドレイン間、ゲー
ト−ソース間、およびドレイン−ソース間容量である。
例示のために、これらの容量は各々等価な集中コンデン
サとして示されている。クロック１１が高で入力端子１
２も高のとき、トランジスタ１４，１６はイネーブルさ
れず、出力１７は以前の状態から変化しない。クロック
１１が高で入力１２が低のとき、トランジスタ１６がイ
ネーブルされ、出力１７に高を印加する。クロック１１
が低で入力１２も低のとき、トランジスタ１４，１６は
イネーブルされず、出力１７は不変のままである。しか
しながら、クロック１１が低で入力１２が高の場合、ト
ランジスタ１４がイネーブルされ、出力１７に低を印加
すると共に、出力１７に伴う寄生容量に蓄積されている
全電圧を放電する。このように、入力１２から出力１７
に論理状態を転送するためには、１クロック・サイクル
だけあればよい。この動作の間、回路１３は入力１２へ
の信号状態を変化させない。加えて、クロック１１に印
加される信号の周波数を十分高くして、次のクロック・
サイクルが寄生容量上に蓄積されている電圧をリフレッ
シュできるようになる前に、漏れ電流が寄生容量から放
電するのを防止しなければならない。好適実施例では、
Ｐ−チャンネルおよびＮ−チャンネル・トランジスタ
は、各々同一電流を有するように設計されている。加え
て、トランジスタ１４，１６は、ゲート−ソース間およ
びドレイン−ソース間の寄生容量が一致するように設計
されている。
【０００９】第２相補型エネルギ回収論理反転器１８
は、反転器１３のトランジスタ１４，１６と同様に、積
層状に接続された２つのトランジスタを有する。したが
って、反転器１８は反転器１３と同様に機能する。反転
器１３の出力１７は、反転器１８の入力に印加される。
反転器１８の出力１９は、ＮＡＮＤ機能としての相補型
エネルギ回収論理回路、即ち、ＮＡＮＤゲート２１の入
力２５に接続されている。上位トランジスタ２２，２３
は互いに並列に接続されており、各々ソースがクロック
端子１１に接続され、ドレインがゲート２１の出力２４
に接続されている。下位トランジスタ２６，２７は積層
状に接続されており、トランジスタ２７はソースがクロ
ック１１に接続され、ドレインがトランジスタ２６のソ
ースに接続されている。トランジスタ２６のドレインは
出力２４に接続されている。トランジスタ２２，２６双
方の制御電極即ちゲートは入力２５に接続され、一方ト
ランジスタ２３，２７双方のゲートはゲート２１の入力
３８に接続されている。入力３８に印加される信号は、
回路１０内のノード、または回路１０外部のノード（図
示せず）から発することができる。クロック１１に印加
される信号が低のとき、トランジスタ２２，２３，２
６，２７は、入力２５または入力３８のいずれに印加さ
れる低信号にも応答しないが、入力２５，３８に印加さ
れる高信号によって、トランジスタ２６，２７がそれぞ
れイネーブルされ、出力２４に低信号を印加する。クロ
ック１１に印加される信号が高の場合、トランジスタ２
２，２３，２６，２７は入力２５または３８のいずれに
印加される高信号にも応答しないが、入力２５または３
８のいずれかに印加される低信号によって、トランジス
タ２２または２３がそれぞれイネーブルされ、出力２４
に高を印加する。結果的に、ゲート２１はクロック１１
に印加される信号１サイクルの間、ＮＡＮＤ論理機能を
行い、ゲート２１は入力２５または３８のいずれに印加
される信号の状態も変化させない。
は、反転器１３のトランジスタ１４，１６と同様に、積
層状に接続された２つのトランジスタを有する。したが
って、反転器１８は反転器１３と同様に機能する。反転
器１３の出力１７は、反転器１８の入力に印加される。
反転器１８の出力１９は、ＮＡＮＤ機能としての相補型
エネルギ回収論理回路、即ち、ＮＡＮＤゲート２１の入
力２５に接続されている。上位トランジスタ２２，２３
は互いに並列に接続されており、各々ソースがクロック
端子１１に接続され、ドレインがゲート２１の出力２４
に接続されている。下位トランジスタ２６，２７は積層
状に接続されており、トランジスタ２７はソースがクロ
ック１１に接続され、ドレインがトランジスタ２６のソ
ースに接続されている。トランジスタ２６のドレインは
出力２４に接続されている。トランジスタ２２，２６双
方の制御電極即ちゲートは入力２５に接続され、一方ト
ランジスタ２３，２７双方のゲートはゲート２１の入力
３８に接続されている。入力３８に印加される信号は、
回路１０内のノード、または回路１０外部のノード（図
示せず）から発することができる。クロック１１に印加
される信号が低のとき、トランジスタ２２，２３，２
６，２７は、入力２５または入力３８のいずれに印加さ
れる低信号にも応答しないが、入力２５，３８に印加さ
れる高信号によって、トランジスタ２６，２７がそれぞ
れイネーブルされ、出力２４に低信号を印加する。クロ
ック１１に印加される信号が高の場合、トランジスタ２
２，２３，２６，２７は入力２５または３８のいずれに
印加される高信号にも応答しないが、入力２５または３
８のいずれかに印加される低信号によって、トランジス
タ２２または２３がそれぞれイネーブルされ、出力２４
に高を印加する。結果的に、ゲート２１はクロック１１
に印加される信号１サイクルの間、ＮＡＮＤ論理機能を
行い、ゲート２１は入力２５または３８のいずれに印加
される信号の状態も変化させない。
【００１０】回路１０は、ＮＯＲ機能としての相補型エ
ネルギ回収論理回路即ちＮＯＲゲート２８も含む。ゲー
ト２８は、ゲート２１の出力２４に接続された入力３０
と、回路１０内のノードまたは回路１０外部の他のノー
ド（図示せず）に接続可能な入力３９を有する。上位ト
ランジスタ３１，３２は積層状に接続されており、トラ
ンジスタ３１のソースがクロック１１に接続され、ドレ
インがトランジスタ３２のソースに接続されている。ト
ランジスタ３２のソースは、ゲート２８の出力２９に接
続されている。下位トランジスタ３３，３４は互いに並
列接続されており、トランジスタ３３，３４各々のソー
スはクロック１１に接続され、ドレインは出力２９に接
続されている。トランジスタ３２，３３双方の制御電極
即ちゲートは入力３０に接続され、一方トランジスタ３
１，３４双方のゲートは入力３９に接続されている。ト
ランジスタ３１，３２，３３，３４は、クロック１１に
印加される信号が高で、入力３０および入力３９の双方
に高が印加されるときには、イネーブルされない。しか
しながら、トランジスタ３１，３２の双方は、低信号が
入力３９，３０の双方に印加されるとき、イネーブルさ
れ高信号を出力２９に結合する。クロック１１に印加さ
れる信号が低のとき、トランジスタ３１，３２，３３，
３４は、入力３０，３９に低が印加されているならば、
イネーブルされない。しかしながら、入力３０または３
９のいずれかに高信号が印加されると、それぞれトラン
ジスタ３３または３４をイネーブルし、出力２９に低を
印加する。結果的に、ゲート２８はＮＯＲ論理機能を行
うことになる。ゲート２８の出力２９は、反転器１３と
同様の反転器３６の入力に接続されている。反転器３６
は、回路１０の出力としても機能することができる出力
３７を有する。更に、出力３７は、カウンタを形成する
ために、入力１２に結合することもできる。
ネルギ回収論理回路即ちＮＯＲゲート２８も含む。ゲー
ト２８は、ゲート２１の出力２４に接続された入力３０
と、回路１０内のノードまたは回路１０外部の他のノー
ド（図示せず）に接続可能な入力３９を有する。上位ト
ランジスタ３１，３２は積層状に接続されており、トラ
ンジスタ３１のソースがクロック１１に接続され、ドレ
インがトランジスタ３２のソースに接続されている。ト
ランジスタ３２のソースは、ゲート２８の出力２９に接
続されている。下位トランジスタ３３，３４は互いに並
列接続されており、トランジスタ３３，３４各々のソー
スはクロック１１に接続され、ドレインは出力２９に接
続されている。トランジスタ３２，３３双方の制御電極
即ちゲートは入力３０に接続され、一方トランジスタ３
１，３４双方のゲートは入力３９に接続されている。ト
ランジスタ３１，３２，３３，３４は、クロック１１に
印加される信号が高で、入力３０および入力３９の双方
に高が印加されるときには、イネーブルされない。しか
しながら、トランジスタ３１，３２の双方は、低信号が
入力３９，３０の双方に印加されるとき、イネーブルさ
れ高信号を出力２９に結合する。クロック１１に印加さ
れる信号が低のとき、トランジスタ３１，３２，３３，
３４は、入力３０，３９に低が印加されているならば、
イネーブルされない。しかしながら、入力３０または３
９のいずれかに高信号が印加されると、それぞれトラン
ジスタ３３または３４をイネーブルし、出力２９に低を
印加する。結果的に、ゲート２８はＮＯＲ論理機能を行
うことになる。ゲート２８の出力２９は、反転器１３と
同様の反転器３６の入力に接続されている。反転器３６
は、回路１０の出力としても機能することができる出力
３７を有する。更に、出力３７は、カウンタを形成する
ために、入力１２に結合することもできる。
【００１１】反転器１３、ゲート２１、およびゲート２
８は、回路１０に示される接続に制約される訳ではな
い。反転器１３，ゲート２１、およびゲート２８は、別
個の論理素子として機能したり、他の論理素子と結合し
てより複雑な論理回路を形成することができる。これま
での説明から、クロック信号を相補型論理機能の上位お
よび下位トランジスタ双方の電源として接続する技術を
利用して、三状態出力、バッファ、カウンタ、ＡＮＤ−
ＯＲ反転機能、マルチプレクサ、デマルチプレクサ、加
算器、およびその他の相補型論理機能を含む、あらゆる
標準論理機能を実現可能であることは、当業者には明白
であろう。
８は、回路１０に示される接続に制約される訳ではな
い。反転器１３，ゲート２１、およびゲート２８は、別
個の論理素子として機能したり、他の論理素子と結合し
てより複雑な論理回路を形成することができる。これま
での説明から、クロック信号を相補型論理機能の上位お
よび下位トランジスタ双方の電源として接続する技術を
利用して、三状態出力、バッファ、カウンタ、ＡＮＤ−
ＯＲ反転機能、マルチプレクサ、デマルチプレクサ、加
算器、およびその他の相補型論理機能を含む、あらゆる
標準論理機能を実現可能であることは、当業者には明白
であろう。
【００１２】以上の説明から、新規な相補型エネルギ回
収論理回路が提供されたことは明白であろう。１つのク
ロック信号で、論理回路の電源端子と電力シンク端子の
双方を駆動することにより、クロックが高のときエネル
ギが回路に供給される。クロックが低のとき、エネルギ
はクロック源に返流される。返流されるエネルギは供給
されたエネルギとほぼ同一である（素子および相互接続
部における抵抗性損失だけ減少する）。したがって、回
路によって消費されるエネルギは大幅に低減される。回
路出力上の信号遷移の間、回路の入力に印加される信号
即ち論理状態は変化しない。結果的に、回路内の乱調状
態は実質的に排除され、ノイズ・マージンが最適化され
る。整合の取れたＰ−チャンネルおよびＮ−チャンネル
・トランジスタを利用することにより、回路のクロック
上の正および負エネルギ・パルスを一致させることに加
えて、回路の動作周波数を最大化し、回路内で消費され
るエネルギを更に低減することができる。
収論理回路が提供されたことは明白であろう。１つのク
ロック信号で、論理回路の電源端子と電力シンク端子の
双方を駆動することにより、クロックが高のときエネル
ギが回路に供給される。クロックが低のとき、エネルギ
はクロック源に返流される。返流されるエネルギは供給
されたエネルギとほぼ同一である（素子および相互接続
部における抵抗性損失だけ減少する）。したがって、回
路によって消費されるエネルギは大幅に低減される。回
路出力上の信号遷移の間、回路の入力に印加される信号
即ち論理状態は変化しない。結果的に、回路内の乱調状
態は実質的に排除され、ノイズ・マージンが最適化され
る。整合の取れたＰ−チャンネルおよびＮ−チャンネル
・トランジスタを利用することにより、回路のクロック
上の正および負エネルギ・パルスを一致させることに加
えて、回路の動作周波数を最大化し、回路内で消費され
るエネルギを更に低減することができる。
【図１】本発明による相補型エネルギ回収論理回路を概
略的に示す図。
略的に示す図。
１０ 相補型エネルギ回収論理回路 １１ クロック １３ 反転器 １２，２５，３０，３８，３９ 入力端子 １７，２４，２９，３７ 出力端子 １４，１６，２２，２３，２６，２７，３１，３２，３
３，３４ トランジスタ １８，３６ 反転器 ２１ ＮＡＮＤゲート ２８ ＮＯＲゲート
３，３４ トランジスタ １８，３６ 反転器 ２１ ＮＡＮＤゲート ２８ ＮＯＲゲート
Claims (5)
- 【請求項１】相補型エネルギ回収論理回路であって：ク
ロック入力端子（１１）；信号入力端子（１２，３８，
３９）；第１電流電極が前記クロック入力端子に結合さ
れ、制御電極が前記エネルギ回収論理回路の信号入力端
子に結合された、第１導電型の第１トランジスタ（１
６，２３，３１）；および第１電流電極が前記クロック
入力端子に結合され、制御電極が前記信号入力端子に結
合された、第２導電型の第２トランジスタ（１４，２
７，３４）；から成ることを特徴とする相補型エネルギ
回収論理回路。 - 【請求項２】前記第１トランジスタは直流電力端子への
接続がなく、前記第２トランジスタは直流電力端子への
接続がないことを特徴とする請求項１記載の相補型エネ
ルギ回収論理回路。 - 【請求項３】相補型エネルギ回収論理回路であって：ク
ロック入力端子（１１）；複数の信号入力端子（２５，
３８）（２４，３９）；第１電流電極が前記クロック入
力端子に結合され、制御電極が前記複数の信号入力端子
の第１信号入力端子（３８）（３９）に結合された、第
１導電型の第１トランジスタ（２７）（３１）；第１電
流電極が前記クロック入力端子に結合され、制御電極が
前記複数の信号入力端子の第２信号入力端子（２５）
（２４）に結合された、第２導電型の第２トランジスタ
（２２）（３３）であって、第２電流電極が前記出力
（２４）（２９）に結合された前記第２トランジスタ
（２２）（２３）；第１電流電極が前記クロック入力端
子に結合され、第２電流電極が前記回路（２４）（２
９）の出力に結合され、制御電極が前記第１信号入力端
子（２７）（３１）に結合された、第３トランジスタ
（２３）（３４）；および第１電流電極が出力に結合さ
れ、第２電流電極が前記第１トランジスタの第２電流電
極に結合され、制御電極が前記第２信号入力端子（２
５，２４）に結合された第４トランジスタ（２６）（３
２）；から成ることを特徴とする相補型エネルギ回収論
理回路。 - 【請求項４】相補型エネルギ回収論理回路であって：ク
ロック入力端子（１１）；第１信号入力端子（２５）
（２４）；出力端子（２４）（２９）；前記出力端子
（２４）（２９）に結合された第１電流電極、第２電流
電極、および前記第１信号入力端子（２５）（２４）に
結合された制御電極を有する第１導電型の第１トランジ
スタ（２６）（３２）；第１電流電極が前記クロック入
力端子に結合され、第２電流電極が前記出力（２５）
（２４）に結合され、制御電極が前記第１信号入力端子
に結合された、第２導電型の第２トランジスタ（２２）
（３３）；および第１電流電極が前記クロック入力端子
に結合され、第２電流電極が前記第１トランジスタ（２
６）（３２）の第２電流電極に結合され、制御電極が前
記回路の第２信号入力端子（３８）（３９）に結合され
た、前記第１導電型の第３トランジスタ（２７）（３
１）；から成ることを特徴とする相補型エネルギ回収論
理回路。 - 【請求項５】相補型論理回路の形成方法であって：論理
状態を前記回路の入力から出力に転送するのに、１クロ
ック・サイクルを要するように、前記相補型論理回路の
電源端子および電力シンク端子の双方としてクロック端
子を結合する段階；および１クロック・サイクルの間、
前記相補型論理回路の出力電圧を変化させるが、前記相
補型論理回路の入力電圧を変化させない段階；から成る
ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/237,523 US5426382A (en) | 1994-05-03 | 1994-05-03 | Complementary logic recovered energy circuit |
| US237523 | 1994-05-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07307663A true JPH07307663A (ja) | 1995-11-21 |
Family
ID=22894088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7125582A Pending JPH07307663A (ja) | 1994-05-03 | 1995-04-27 | 相補型エネルギ回収論理回路およびその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5426382A (ja) |
| JP (1) | JPH07307663A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3313276B2 (ja) * | 1995-03-15 | 2002-08-12 | 株式会社東芝 | Ｍｏｓゲート回路及びその電源供給方法 |
| US5521538A (en) * | 1995-03-30 | 1996-05-28 | At&T Corp. | Adiabatic logic |
| US6225318B1 (en) | 1996-10-17 | 2001-05-01 | Pfizer Inc | 4-aminoquinazolone derivatives |
| US7088145B2 (en) * | 2002-12-23 | 2006-08-08 | 3M Innovative Properties Company | AC powered logic circuitry |
| US8862200B2 (en) * | 2005-12-30 | 2014-10-14 | DePuy Synthes Products, LLC | Method for determining a position of a magnetic source |
| FR3119956A1 (fr) | 2021-02-18 | 2022-08-19 | Tekcem | Amplificateur à transimpédance |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521695A (en) * | 1983-03-23 | 1985-06-04 | General Electric Company | CMOS D-type latch employing six transistors and four diodes |
| US5066868A (en) * | 1990-08-13 | 1991-11-19 | Thomson Consumer Electronics, Inc. | Apparatus for generating phase shifted clock signals |
| US5378940A (en) * | 1993-03-12 | 1995-01-03 | Massachusetts Institute Of Technology | Charge recovery logic including split level logic |
-
1994
- 1994-05-03 US US08/237,523 patent/US5426382A/en not_active Expired - Fee Related
- 1994-12-27 US US08/364,912 patent/US5457405A/en not_active Expired - Fee Related
-
1995
- 1995-04-27 JP JP7125582A patent/JPH07307663A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5426382A (en) | 1995-06-20 |
| US5457405A (en) | 1995-10-10 |
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