JPH07221631A - Ｃｍｏｓ回路 - Google Patents
Ｃｍｏｓ回路Info
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- JPH07221631A JPH07221631A JP7013282A JP1328295A JPH07221631A JP H07221631 A JPH07221631 A JP H07221631A JP 7013282 A JP7013282 A JP 7013282A JP 1328295 A JP1328295 A JP 1328295A JP H07221631 A JPH07221631 A JP H07221631A
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- Japan
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- coupled
- clock
- circuit
- cmos
- input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0019—Arrangements for reducing power consumption by energy recovery or adiabatic operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ論理回路において、使用するデバイ
ス総数を減少させ、場合により多重出力を与えると同時
に、準静的抵抗散逸により断熱的挙動を実現する。 【構成】 クロック信号により電力を供給されるＣＭＯ
Ｓ論理回路であり、戦略的に配置されたダイオードの付
加により、回路は断熱的に挙動することができる。実施
例の回路は、クロック入力信号と直列に結合されたスイ
ッチングダイオードからなる。一対のダイオードは一対
の入力クロックと結合される。各入力クロックは、相補
的な形で他のものと位相が１８０°ずれる。また、一対
のダイオードはＣＭＯＳ回路に結合されるが、この場
合、入力クロックの１つの位相だけが回路の駆動に使用
される。いずれの場合でも、ＣＭＯＳ回路は準静的抵抗
散逸を示し、従って、断熱的に挙動する。追加要件は、
ゲート間でデータを転送するクロックが必要なことであ
る。
ス総数を減少させ、場合により多重出力を与えると同時
に、準静的抵抗散逸により断熱的挙動を実現する。 【構成】 クロック信号により電力を供給されるＣＭＯ
Ｓ論理回路であり、戦略的に配置されたダイオードの付
加により、回路は断熱的に挙動することができる。実施
例の回路は、クロック入力信号と直列に結合されたスイ
ッチングダイオードからなる。一対のダイオードは一対
の入力クロックと結合される。各入力クロックは、相補
的な形で他のものと位相が１８０°ずれる。また、一対
のダイオードはＣＭＯＳ回路に結合されるが、この場
合、入力クロックの１つの位相だけが回路の駆動に使用
される。いずれの場合でも、ＣＭＯＳ回路は準静的抵抗
散逸を示し、従って、断熱的に挙動する。追加要件は、
ゲート間でデータを転送するクロックが必要なことであ
る。
Description
【０００１】
【産業上の利用分野】本発明は携帯型電子装置で使用す
るのに適した低電力散逸ＣＭＯＳ回路に関する。さらに
詳細には、本発明は準安定抵抗散逸のために回路内に結
合されたダイオードを使用し、多重出力セーブ機能を実
現するＣＭＯＳ回路に関する。
るのに適した低電力散逸ＣＭＯＳ回路に関する。さらに
詳細には、本発明は準安定抵抗散逸のために回路内に結
合されたダイオードを使用し、多重出力セーブ機能を実
現するＣＭＯＳ回路に関する。
【０００２】
【従来の技術】多くの電子システムにおいて低電力回路
は望ましい機能である。携帯型の、限られた電源しか有
しない電子システムでは特に望ましい。電力散逸が論争
の種であったとき、既にＣＭＯＳはエミッタ結合論理
（ＥＬＣ）、バイポーラおよびその他の回路技術の魅力
的な代替手段であった。
は望ましい機能である。携帯型の、限られた電源しか有
しない電子システムでは特に望ましい。電力散逸が論争
の種であったとき、既にＣＭＯＳはエミッタ結合論理
（ＥＬＣ）、バイポーラおよびその他の回路技術の魅力
的な代替手段であった。
【０００３】しかし、サブミクロン範囲におけるＣＭＯ
Ｓ設計特徴および対応するスイッチング周波数の増大に
より、ＣＭＯＳにおける電力散逸も現在では大きな関心
事となっている。最近の幾つかの集積回路設計は数十ワ
ットもの電力を散逸する。或る場合には、パッケージン
グ技術を圧迫する。
Ｓ設計特徴および対応するスイッチング周波数の増大に
より、ＣＭＯＳにおける電力散逸も現在では大きな関心
事となっている。最近の幾つかの集積回路設計は数十ワ
ットもの電力を散逸する。或る場合には、パッケージン
グ技術を圧迫する。
【０００４】スイッチング処理中に散逸されるエネルギ
ー量は低速度で論理スイッチングを行うことにより低減
させることができる。これは断熱スイッチングとして知
られている。この断熱スイッチングは信号エネルギーを
循環し、エネルギーを節約し、そして、その他の情報を
表示するためにそのエネルギーを後で再使用する。重要
なことは、回路の動作速度が遅くなればなるほど、スイ
ッチング処理中に散逸されるエネルギー量も小さくな
る。
ー量は低速度で論理スイッチングを行うことにより低減
させることができる。これは断熱スイッチングとして知
られている。この断熱スイッチングは信号エネルギーを
循環し、エネルギーを節約し、そして、その他の情報を
表示するためにそのエネルギーを後で再使用する。重要
なことは、回路の動作速度が遅くなればなるほど、スイ
ッチング処理中に散逸されるエネルギー量も小さくな
る。
【０００５】例えば、図７は従来技術のＣＭＯＳインバ
ータを示す。このＣＭＯＳインバータはｎｆｅｔと直列
なｐｆｅｔからなり、各デバイスのドレインは一緒に出
力Ｙに結合されている。ｎｆｅｔは標準的なオフスイッ
チである。ゲートに電荷が存在しない場合、ソースとド
レイン間は接続されない。電荷がゲートに存在すると、
ソースはドレインと結合される。
ータを示す。このＣＭＯＳインバータはｎｆｅｔと直列
なｐｆｅｔからなり、各デバイスのドレインは一緒に出
力Ｙに結合されている。ｎｆｅｔは標準的なオフスイッ
チである。ゲートに電荷が存在しない場合、ソースとド
レイン間は接続されない。電荷がゲートに存在すると、
ソースはドレインと結合される。
【０００６】これと対照的に、ｐｆｅｔは標準的なオン
スイッチである。ゲートに電荷が存在しない場合、ソー
スとドレイン間は接続される。電荷がゲートに存在する
と、ソース／ドレイン間の接続は切断される。負荷容量
Ｃはインバータが接続されるデバイスのゲート容量を示
す。Ｘが低い場合、ｐｆｅｔはＹを電源に接続し、接地
から分離する。Ｘが高い場合、ｎｆｅｔはＹを接地に接
続し、電源から分離する。従って、このデバイスは論理
インバータとして機能する。
スイッチである。ゲートに電荷が存在しない場合、ソー
スとドレイン間は接続される。電荷がゲートに存在する
と、ソース／ドレイン間の接続は切断される。負荷容量
Ｃはインバータが接続されるデバイスのゲート容量を示
す。Ｘが低い場合、ｐｆｅｔはＹを電源に接続し、接地
から分離する。Ｘが高い場合、ｎｆｅｔはＹを接地に接
続し、電源から分離する。従って、このデバイスは論理
インバータとして機能する。
【０００７】出力が電圧Ｖである場合、コンデンサはＱ
＝ＣＶの電荷を有する。コンデンサはＥ＝１／２・ＣＶ
2の信号エネルギーを蓄える。電源はＱＶ＝ＣＶ2のエネ
ルギー量を供給するので、その差のＥh＝１／２・ＣＶ2
は充電処理中にｐｆｅｔにおける熱として放散されなけ
ればならない。入力が１に戻る場合、負荷容量は接地に
まで放電される。この時点でｎｆｅｔ内の信号エネルギ
ーは消失する。従って、全体的なスイッチングループ内
で散逸された全エネルギーはＣＶ2である。
＝ＣＶの電荷を有する。コンデンサはＥ＝１／２・ＣＶ
2の信号エネルギーを蓄える。電源はＱＶ＝ＣＶ2のエネ
ルギー量を供給するので、その差のＥh＝１／２・ＣＶ2
は充電処理中にｐｆｅｔにおける熱として放散されなけ
ればならない。入力が１に戻る場合、負荷容量は接地に
まで放電される。この時点でｎｆｅｔ内の信号エネルギ
ーは消失する。従って、全体的なスイッチングループ内
で散逸された全エネルギーはＣＶ2である。
【０００８】図８（Ａ）〜（Ｅ）を参照する。図８
（Ａ）はＲＣ回路を示す。ここで、抵抗Ｒは使用可能に
されたＭＯＳデバイスを示す。初めに、β1およびＶout
は両方とも低電位である。β1は図８（Ｂ）に示された
ネットワークに階段関数を作用させ、Ｖoutは指数関数
的に応答する。
（Ａ）はＲＣ回路を示す。ここで、抵抗Ｒは使用可能に
されたＭＯＳデバイスを示す。初めに、β1およびＶout
は両方とも低電位である。β1は図８（Ｂ）に示された
ネットワークに階段関数を作用させ、Ｖoutは指数関数
的に応答する。
【０００９】ｔ＝０+において、全電圧が抵抗Ｒの両端
に印加される。散逸されるエネルギーは、Ｅ0＝１／２
・ＣＶ2である。図８（Ｃ）に示されるように、ステッ
プ（階段）が２個の半ステップに分割される場合、散逸
されるエネルギーはＥ0＝１／４・ＣＶ2である。駆動信
号の階段関数が一層小さなステップサイズに分割される
場合、抵抗内で散逸されるエネルギーも小さくなる。
に印加される。散逸されるエネルギーは、Ｅ0＝１／２
・ＣＶ2である。図８（Ｃ）に示されるように、ステッ
プ（階段）が２個の半ステップに分割される場合、散逸
されるエネルギーはＥ0＝１／４・ＣＶ2である。駆動信
号の階段関数が一層小さなステップサイズに分割される
場合、抵抗内で散逸されるエネルギーも小さくなる。
【００１０】図８（Ｂ）および図８（Ｃ）における最終
電圧は同一であるが、図８（Ｃ）よりも長い期間が必要
である。図８（Ｄ）において、ステップはさらに細分さ
れ、極限的な状態では、波形は図８（Ｅ）で示される。
図８（Ｅ）の場合の散逸エネルギーは（２ＲＣ／Ｔ）
（１／２・ＣＶ2）で示される。ＴがＲＣ時定数よりも
大きくなるにつれて、抵抗内で散逸されるエネルギーは
顕著に低下させることができる。
電圧は同一であるが、図８（Ｃ）よりも長い期間が必要
である。図８（Ｄ）において、ステップはさらに細分さ
れ、極限的な状態では、波形は図８（Ｅ）で示される。
図８（Ｅ）の場合の散逸エネルギーは（２ＲＣ／Ｔ）
（１／２・ＣＶ2）で示される。ＴがＲＣ時定数よりも
大きくなるにつれて、抵抗内で散逸されるエネルギーは
顕著に低下させることができる。
【００１１】従って、従来技術では、散逸媒体によるエ
ネルギーの転送は、この転送が十分に緩慢に行われる場
合、少量のエネルギーしか散逸しない。従来技術の“ホ
ットクロックｎＭＯＳ”と呼ばれる設計は、この原理を
ＭＯＳ回路に適用し、次の２つのルールに従う。（１）
ＭＯＳ回路間の電位がゼロでなければ、スイッチ（ＭＯ
Ｓデバイス）は使用不能にならない。（２）ＭＯＳ回路
内を電流が流れる場合、スイッチは使用可能にはならな
い。ＭＯＳ回路の設計においてこれらのルールに従うこ
とにより、超低散逸電力回路を作製することができる。
さらに、ＤＣ／ＤＣコンバータも従来技術におけるこれ
らの設計ルールに従う。
ネルギーの転送は、この転送が十分に緩慢に行われる場
合、少量のエネルギーしか散逸しない。従来技術の“ホ
ットクロックｎＭＯＳ”と呼ばれる設計は、この原理を
ＭＯＳ回路に適用し、次の２つのルールに従う。（１）
ＭＯＳ回路間の電位がゼロでなければ、スイッチ（ＭＯ
Ｓデバイス）は使用不能にならない。（２）ＭＯＳ回路
内を電流が流れる場合、スイッチは使用可能にはならな
い。ＭＯＳ回路の設計においてこれらのルールに従うこ
とにより、超低散逸電力回路を作製することができる。
さらに、ＤＣ／ＤＣコンバータも従来技術におけるこれ
らの設計ルールに従う。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、使用するデバイス総数を低くすることができ、場合
により多重出力を与えると同時に、準静的抵抗散逸(qua
si-static resistive dissipation)を使用することによ
り、断熱的挙動を示すことができるＣＭＯＳ論理回路を
提供することである。
は、使用するデバイス総数を低くすることができ、場合
により多重出力を与えると同時に、準静的抵抗散逸(qua
si-static resistive dissipation)を使用することによ
り、断熱的挙動を示すことができるＣＭＯＳ論理回路を
提供することである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、準静的抵抗散逸を示すためにＣＭＯＳ回
路を使用可能にする回路を提供する。この回路は、クロ
ック入力信号と直列に結合されたスイッチングダイオー
ドからなる。本発明によれば、一対のダイオードは一対
の入力クロックと結合される。各入力クロックは、相補
的な形で他のものと位相が１８０°ずれる。また、本発
明によれば、一対のダイオードはＣＭＯＳ回路に結合さ
れるが、この場合、入力クロックの一つの位相だけが回
路の駆動に使用される。いずれの場合でも、ＣＭＯＳ回
路は準静的抵抗散逸を示し、従って、断熱的に挙動す
る。追加要件は、ゲート間でデータを転送するクロック
が必要なことである。
に、本発明は、準静的抵抗散逸を示すためにＣＭＯＳ回
路を使用可能にする回路を提供する。この回路は、クロ
ック入力信号と直列に結合されたスイッチングダイオー
ドからなる。本発明によれば、一対のダイオードは一対
の入力クロックと結合される。各入力クロックは、相補
的な形で他のものと位相が１８０°ずれる。また、本発
明によれば、一対のダイオードはＣＭＯＳ回路に結合さ
れるが、この場合、入力クロックの一つの位相だけが回
路の駆動に使用される。いずれの場合でも、ＣＭＯＳ回
路は準静的抵抗散逸を示し、従って、断熱的に挙動す
る。追加要件は、ゲート間でデータを転送するクロック
が必要なことである。
【００１４】
【実施例】以下、図面を参照しながら本発明を具体的に
説明する。
説明する。
【００１５】下記の実施例の説明において、ＣｘはＣｘ
と同じものを意味するものと理解される。
と同じものを意味するものと理解される。
【００１６】断熱的に動作されるＣＭＯＳ回路に電力を
供給するために使用されるクロックと結合されたダイオ
ードの実現について以下詳細に説明する。本発明によれ
ば、一対のダイオードが一対のクロック信号と共に使用
される。ここで、このクロック信号は相互に位相が１８
０°ずれている。図１（Ａ）および図１（Ｂ）を参照す
る。
供給するために使用されるクロックと結合されたダイオ
ードの実現について以下詳細に説明する。本発明によれ
ば、一対のダイオードが一対のクロック信号と共に使用
される。ここで、このクロック信号は相互に位相が１８
０°ずれている。図１（Ａ）および図１（Ｂ）を参照す
る。
【００１７】これらの図は、入力信号ＩＮを断熱的に出
力ノードＯＵＴにシフトさせるためのＣＭＯＳインバー
タ回路を示す。図１（Ｂ）のタイミング図を参照する。
ＩＮは論理１であり、Ｃ１は上がり、Ｃ１は下がる（環
で囲まれた区域１に対応する）。ここで、信号Ａは断熱
的に０にまで低下される。これはＩＮ変化の１位相後に
起こる。Ｃ１およびＣ１が変更するとき、入力ＩＮは安
定である。
力ノードＯＵＴにシフトさせるためのＣＭＯＳインバー
タ回路を示す。図１（Ｂ）のタイミング図を参照する。
ＩＮは論理１であり、Ｃ１は上がり、Ｃ１は下がる（環
で囲まれた区域１に対応する）。ここで、信号Ａは断熱
的に０にまで低下される。これはＩＮ変化の１位相後に
起こる。Ｃ１およびＣ１が変更するとき、入力ＩＮは安
定である。
【００１８】図２および図３は、ゲート間でデータが転
送される方法を例証する。適正な転送を保証するため
に、Ａが安定な場合にだけ変化するクロックＣ２および
Ｃ２が導入される。Ｃ２が上がり、Ｃ２が下がる場合
（環で囲まれた区域２に対応する）、中間信号Ｂは１に
まで上昇する。
送される方法を例証する。適正な転送を保証するため
に、Ａが安定な場合にだけ変化するクロックＣ２および
Ｃ２が導入される。Ｃ２が上がり、Ｃ２が下がる場合
（環で囲まれた区域２に対応する）、中間信号Ｂは１に
まで上昇する。
【００１９】同様に、Ｃ１が上がり、Ｃ１が下がる場合
（環で囲まれた区域３に対応する）、中間信号Ｄは０に
まで低下され、Ｃ２が上がり、Ｃ２が下がる場合、出力
信号ＯＵＴは上昇させられる。同じシナリオにより、Ｉ
Ｎの立下りエッジは、回路により断熱的にクロックさ
れ、その結果、ＯＵＴはこれらと同期して同様に低下す
る。生成されたすべての波形（Ａ，Ｂ，ＤおよびＯＵ
Ｔ）は、遅延および／又は反転を除いて、ＩＮと同じ波
形を有する。
（環で囲まれた区域３に対応する）、中間信号Ｄは０に
まで低下され、Ｃ２が上がり、Ｃ２が下がる場合、出力
信号ＯＵＴは上昇させられる。同じシナリオにより、Ｉ
Ｎの立下りエッジは、回路により断熱的にクロックさ
れ、その結果、ＯＵＴはこれらと同期して同様に低下す
る。生成されたすべての波形（Ａ，Ｂ，ＤおよびＯＵ
Ｔ）は、遅延および／又は反転を除いて、ＩＮと同じ波
形を有する。
【００２０】波形ＢおよびＯＵＴはＩＮと同一である
が、偶数個の位相だけ遅延されている。一方、波形Ａお
よびＤは逆極性を有し、ＩＮから奇数個の位相だけ遅延
されている。
が、偶数個の位相だけ遅延されている。一方、波形Ａお
よびＤは逆極性を有し、ＩＮから奇数個の位相だけ遅延
されている。
【００２１】この設計アプローチを使用することによ
り、図４に示されるようなＲＡＭセルを作製することが
できる。
り、図４に示されるようなＲＡＭセルを作製することが
できる。
【００２２】これらのダイオードを使用することによ
り、多重出力論理演算ゲートを得ることもできる。これ
は、桁上げ先見加算器のような再帰演算のための面積お
よびデバイス総数を節約する。
り、多重出力論理演算ゲートを得ることもできる。これ
は、桁上げ先見加算器のような再帰演算のための面積お
よびデバイス総数を節約する。
【００２３】図５（Ａ）、（Ｂ）、（Ｃ）はこの多重出
力論理設計のデバイス節約を例証する。図５（Ａ）の８
−デバイス回路はＦ（Ａ，Ｂ，Ｃ）を発生することがで
き、図５（Ｂ）の１２−デバイス回路はＦ（Ａ，Ｂ，
Ｃ，Ｄ，Ｅ）を発生することができる。
力論理設計のデバイス節約を例証する。図５（Ａ）の８
−デバイス回路はＦ（Ａ，Ｂ，Ｃ）を発生することがで
き、図５（Ｂ）の１２−デバイス回路はＦ（Ａ，Ｂ，
Ｃ，Ｄ，Ｅ）を発生することができる。
【００２４】図５（Ｃ）の１４−デバイス回路は、Ｆ
（Ａ，Ｂ，Ｃ）とＦ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の２つの出
力を発生することができる。従って、図５（Ｃ）のデバ
イス総数１４個の回路によらずに、各回路を単独で実現
するとデバイスの総数は２０個になるので、６個のデバ
イスが節約される。さらに、これらのゲートは同様に３
個以上の出力を包含できる。
（Ａ，Ｂ，Ｃ）とＦ（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）の２つの出
力を発生することができる。従って、図５（Ｃ）のデバ
イス総数１４個の回路によらずに、各回路を単独で実現
するとデバイスの総数は２０個になるので、６個のデバ
イスが節約される。さらに、これらのゲートは同様に３
個以上の出力を包含できる。
【００２５】図６は、本発明の別の実施例の回路のブロ
ック図である。図６に示されたＣＭＯＳゲートは、信号
クロック入力を実現することにより、２つの入力Ａ，Ｂ
の論理的ＮＡＮＤ演算を行う。ここで、一対のダイオー
ドはゲートに結合され、回路は断熱的電力散逸を示す。
ック図である。図６に示されたＣＭＯＳゲートは、信号
クロック入力を実現することにより、２つの入力Ａ，Ｂ
の論理的ＮＡＮＤ演算を行う。ここで、一対のダイオー
ドはゲートに結合され、回路は断熱的電力散逸を示す。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
デバイス総数を節約しながら、準静的抵抗散逸を使用す
ることにより、断熱的挙動を示すことができるＣＭＯＳ
論理回路が得られる。
デバイス総数を節約しながら、準静的抵抗散逸を使用す
ることにより、断熱的挙動を示すことができるＣＭＯＳ
論理回路が得られる。
【図１】（Ａ）は本発明による単一ゲートのブロック図
であり、（Ｂ）はこのゲートの模式的なタイミング図で
ある。
であり、（Ｂ）はこのゲートの模式的なタイミング図で
ある。
【図２】断熱的なスイッチング挙動を示す４相ＣＭＯＳ
シフトレジスタのブロック図である。
シフトレジスタのブロック図である。
【図３】図２の回路の動作の一例のタイミング図であ
る。
る。
【図４】本発明によるＲＡＭセルの一例のブロック図で
ある。
ある。
【図５】（Ａ）は本発明による多重出力回路の一例のブ
ロック図であり、（Ｂ）は本発明による多重出力回路の
別の例のブロック図であり、（Ｃ）は本発明による多重
出力回路の他の例のブロック図である。
ロック図であり、（Ｂ）は本発明による多重出力回路の
別の例のブロック図であり、（Ｃ）は本発明による多重
出力回路の他の例のブロック図である。
【図６】本発明により改変されたＣＭＯＳＮＡＮＤゲー
トのブロック図である。
トのブロック図である。
【図７】断熱的スイッチング挙動を示すことができる従
来技術のＣＭＯＳインバータのブロック図である。
来技術のＣＭＯＳインバータのブロック図である。
【図８】（Ａ）はＲＣ回路の一例のブロック図であり、
（Ｂ）は入力階段関数に対する出力応答の一例の模式図
であり、（Ｃ）は入力階段関数に対する出力応答の別の
例の模式図であり、（Ｄ）は入力階段関数に対する出力
応答の他の例の模式図であり、（Ｅ）は入力階段関数に
対する出力応答のさらに他の例の模式図である。
（Ｂ）は入力階段関数に対する出力応答の一例の模式図
であり、（Ｃ）は入力階段関数に対する出力応答の別の
例の模式図であり、（Ｄ）は入力階段関数に対する出力
応答の他の例の模式図であり、（Ｅ）は入力階段関数に
対する出力応答のさらに他の例の模式図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 19/0948 (72)発明者 アレクサンダー ジョージ ディキンソン アメリカ合衆国、07753 ニュージャージ ー、ネプチューン、サード アベニュー 17 (72)発明者 サディウス ジョン ガバラ アメリカ合衆国、07974 ニュージャージ ー、マーレイ ヒル、バーリントン ロー ド 62 (72)発明者 アラン エイチ．クラマー アメリカ合衆国、94705 カリフォルニア、 バークレイ、フルトン ストリート 2716
Claims (3)
- 【請求項１】 電力供給手段としてクロック入力信号を
使用するＣＭＯＳ回路において、前記ＣＭＯＳ回路を準
静的抵抗散逸作用を発揮可能にする回路であり、前記回
路は前記クロック入力信号と直列に結合されたスイッチ
ングダイオードからなることを特徴とするＣＭＯＳ回
路。 - 【請求項２】 入力データ信号を出力データ信号にシフ
トするＣＭＯＳシフトレジスタであり、前記シフトレジ
スタはそのクロック信号から電力を供給され、準静的抵
抗散逸作用を発揮することができ、前記回路は直列に結
合されたｎ個のシフトステージからなり、 各ステージはｐｆｅｔ，ｎｆｅｔ，第１のダイオードお
よび第２のダイオードからなり、 ｎｆｅｔのゲートおよびｐｆｅｔのゲートは一緒に結合
されて、入力リードを形成し、ｐｆｅｔのソースは第１
のダイオードのカソードに結合され、ｐｆｅｔのドレイ
ンはｎｆｅｔのドレインに結合されて出力リードを形成
し、ｎｆｅｔのドレインは第２のダイオードのアノード
に結合され、 第１のダイオードのアノードは第１のクロック信号によ
り電力供給され、第２のダイオードのカソードは第１の
クロック信号の補数により電力供給され、 第１のステージの入力リードは入力データ信号であり、
ｎ番目のステージの出力リードは出力データ信号であ
り、各ステージの出力リードは次のステージの入力デー
タに結合され、前記直列シフトレジスタを形成し、 各ステージに電力供給するクロックは次のステージから
位相が９０°ずれていることを特徴とするＣＭＯＳシフ
トレジスタ。 - 【請求項３】 ブール論理ＮＡＮＤ演算を行うように結
合された、一対のｎｆｅｔと一対のｐｆｅｔからなり、
断熱的な動作を行うために、一対のダイオードがＮＡＮ
Ｄゲートに直列に結合されていることを特徴とするクロ
ック信号により電力供給されるＣＭＯＳゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/175,709 US5422582A (en) | 1993-12-30 | 1993-12-30 | Diode coupled CMOS logic design for quasi-static resistive dissipation with multi-output capability |
| US175709 | 1993-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221631A true JPH07221631A (ja) | 1995-08-18 |
Family
ID=22641324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013282A Pending JPH07221631A (ja) | 1993-12-30 | 1995-01-04 | Ｃｍｏｓ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5422582A (ja) |
| EP (1) | EP0661813A3 (ja) |
| JP (1) | JPH07221631A (ja) |
| CA (1) | CA2136805C (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005893B1 (en) | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
| JP2006191542A (ja) * | 2004-12-03 | 2006-07-20 | Semiconductor Energy Lab Co Ltd | 半導体回路並びに表示装置及び該表示装置を具備する電子機器 |
| JP2009278433A (ja) * | 2008-05-15 | 2009-11-26 | Yasuhiro Takahashi | ２相駆動ｃｍｏｓ断熱的論理回路 |
| US8258771B2 (en) | 2009-11-20 | 2012-09-04 | Seiko Epson Corporation | Circuit device, electronic apparatus, and power supply method |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521538A (en) * | 1995-03-30 | 1996-05-28 | At&T Corp. | Adiabatic logic |
| US5602497A (en) * | 1995-12-20 | 1997-02-11 | Thomas; Steven D. | Precharged adiabatic pipelined logic |
| WO2006010973A1 (en) * | 2004-06-25 | 2006-02-02 | Bassem Mohamed Fouli | Hybrid static ram |
| FR3088507B1 (fr) * | 2018-11-09 | 2022-03-11 | Commissariat Energie Atomique | Cellule logique adiabatique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3651340A (en) * | 1970-06-22 | 1972-03-21 | Hamilton Watch Co | Current limiting complementary symmetry mos inverters |
| US3716724A (en) * | 1971-06-30 | 1973-02-13 | Ibm | Shift register incorporating complementary field effect transistors |
| US4142251A (en) * | 1977-11-21 | 1979-02-27 | Hewlett-Packard Company | Field programmable read-only-memory |
-
1993
- 1993-12-30 US US08/175,709 patent/US5422582A/en not_active Expired - Lifetime
-
1994
- 1994-11-28 CA CA002136805A patent/CA2136805C/en not_active Expired - Fee Related
- 1994-12-09 EP EP94309191A patent/EP0661813A3/en not_active Withdrawn
-
1995
- 1995-01-04 JP JP7013282A patent/JPH07221631A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005893B1 (en) | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
| US7626425B2 (en) | 1999-07-19 | 2009-12-01 | University Of Southern California | High performance clock-powered logic |
| JP2006191542A (ja) * | 2004-12-03 | 2006-07-20 | Semiconductor Energy Lab Co Ltd | 半導体回路並びに表示装置及び該表示装置を具備する電子機器 |
| JP2009278433A (ja) * | 2008-05-15 | 2009-11-26 | Yasuhiro Takahashi | ２相駆動ｃｍｏｓ断熱的論理回路 |
| US8258771B2 (en) | 2009-11-20 | 2012-09-04 | Seiko Epson Corporation | Circuit device, electronic apparatus, and power supply method |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2136805A1 (en) | 1995-07-01 |
| EP0661813A2 (en) | 1995-07-05 |
| EP0661813A3 (en) | 1997-10-01 |
| US5422582A (en) | 1995-06-06 |
| CA2136805C (en) | 1999-01-12 |
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