KR960027336A - 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치 - Google Patents
누설전하를 감소시킨 동적, 단상 클럭 인버터 래치 Download PDFInfo
- Publication number
- KR960027336A KR960027336A KR1019950049096A KR19950049096A KR960027336A KR 960027336 A KR960027336 A KR 960027336A KR 1019950049096 A KR1019950049096 A KR 1019950049096A KR 19950049096 A KR19950049096 A KR 19950049096A KR 960027336 A KR960027336 A KR 960027336A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- node
- clock signal
- voltage
- receiving
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Abstract
본 발명은 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치에 관한 것으로서, VDD와 출력노드 사이에 토템 폴 결합된 PMOSFET와 NMOSFET을 가진 제1노드 바이어스회로, 출력노드와 VSS 사이에 토템 폴 결합된 두개의 NMOSFET을 가진 제2노드 바이어스회로 및 전압 풀업 회로의 형태로 출력노드에 대해 보호회로를 포함하고, 상기 제1노드 바이어스회로에서 PMOSFET이 데이터 입력신호를 수신하는 동시에 상기 NMOSFET이 활성/비활성 상태를 가진 클럭신호를 수신하여 이 신호에 따라 출력노드를 충전전압을 가지는 충전상태로 충전하고, 상기 제2노드 바이어스회로에서 하나의 NMOSFET이 데이터 신호를 수신하는 동시에 다른 하나의 NMOSFET이 클럭신호를 수신하여 이 신호에 따라 출력노드를 방전전압을 가지는 방전상태로 방전하며, 상기 보호회로가 출력노드가 충전상태동안 충전전압을 유지하도록 풀업 전압을 제공하며, 클럭신호의 비활성상태 동안 상기 제1NMOSFET에는 출력노드 방전전압에 의해 역방향 바이어스가 인가되어 출력노드로의 전하누설을 감소시키는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따른 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치의 개략도, 제2A도는 감소된 MOSFET 임계전압으로 감소된 전원에서 동작하는 제2도에 도시된 회로의 클럭에 대한 전압의 변화, 입력 및 출력신호, 제3도는 본 발명의 제2실시예에 따른 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치의 개략도, 제3A도에 제3도에 도시된 회로의 클럭에 대한 전압의 변화, 입력 및 출력신호.
Claims (37)
- 복수개의 전하를 수신하여 충전전압을 가지는 충전상태로 충전하고, 상기 복수개의 전하를 출력하여 방전전압을 가지는 방전상태로 방전하는 신호노드; 및 상기 신호노드에 결합되어 데이터 신호 및 활성/비활성상태를 가지는 클럭신호를 수신하고, 이 신호에 따라 상기 클럭신호가 활성상태일 때 순방향 바이어스가 인가되고, 상기 복수개의 전하에 대해 제1도전경로를 제공하며, 상기 클럭신호가 비활성상태일 때 상기 신호노드의 방전전압에 의해 부분적으로 역방향 바이어스가 인가되는 제1노드 바이어스회로를 포함하는 동적, 단상 클럭 인버터 래치를 구비한 장치.
- 제1항에 있어서, 상기 신호노드에 결합되어 상기 데이터 신호 및 상기 클럭신호를 수신하고, 이 신호에 따라 상기 복수개의 전하에 대해 제2도전경로를 제공하는 제2노드 바이어스회로를 더 포함하는 것을 특징으로 하는 장치.
- 제2항에 있어서, 상기 제1바이어스회로와 제2바이어스회로가 복수개의 제1MOSFET과 제2MOSFET을 포함하는 것을 특징으로 하는 장치.
- 제2항에 있어서, 상기 제1노드 바이어스회로가 상기 데이터신호를 수신하는 PMOSFET과 상기 클럭신호를 수신하는 제1NMOSFET을 포함하고, 상기 제2노드 바이어스회로가 상기 데이터 신호를 수신하는 제2NMOSFET과 상기 클럭신호를 수신하는 제3NMOSFET을 포함하는 것을 특징으로 하는 장치.
- 제4항에 있어서, 상기 제1NMOSFET이 클럭신호가 비활성상태일 때 상기 방전전압에 의해 역방향 바이어스가 인가되는 것을 특징으로 하는 장치.
- 제2항에 있어서, 상기 제1노드 바이어스회로가 상기 데이터 신호를 수신하는 제1PMOSFET과 상기 클럭신호를 수신하는 제2PMOSFET을 포함하고, 상기 제2노드 바이어스회로가 상기 데이터 신호를 수신하는 NMOSFET과 상기 클럭신호를 수신하는 제3PMOSFET을 포함하는 것을 특징으로 하는 장치.
- 제6항에 있어서, 상기 제3PMOSFET이 클럭신호가 비활성상태일 때 상기 방전전압에 의해 역방향 바이어스가 인가되는 것을 특징으로 하는 장치.
- 제1항에 있어서, 상기 제1노드 바이어스회로가 상기 신호노드의 상기 충전상태 동안 상기 복수개의 전하에 대해 제2도전경로를 제공하는 것을 특징으로 하는 장치.
- 제1항에 있어서, 상기 신호노드에 결합되어 상기 충전전압과 방전전압을 수신하고, 이 전압에 따라 제1출력논리신호와 제2출력논리신호를 제공하는 인버터회로; 및 상기 인버터회로와 상기 신호노드에 결합되어 상기 제1출력논리신호와 제2출력논리신호를 수신하고, 이 신호에 따라 상기 신호노드에 풀업 전압을 제공하는 전압풀업 회로를 더 포함하는 장치.
- 제1항에 있어서, 상기 신호노드에 결합되어 상기 충전전압과 방전전압을 수신하고, 이 전압에 따라 제1출력논리신호와 제2출력논리신호를 제공하는 인버터회로; 및 상기 인버터회로와 상기 신호노드에 결합되어 상기 제1출력논리신호와 제2출력논리신호를 수신하고, 이 신호에 따라 풀다운 전압을 전압을 상기 신호노드에 제공하는 전압 풀다운 회로를 더 포함하는 장치.
- 제1항에 있어서, 상기 동적, 단상 클럭 인버터 래치가 집적되어 있는 집적회로를 더 포함하는 장치.
- 상기 동적, 단상 클럭 인버터 래치가 결합되어 있는 컴퓨터를 더 포함하는 장치.
- 복수개의 전하를 수신하여 충전전압을 가지는 충전상태로 충전하고, 상기 복수개의 전하를 출력하여 방전전압을 가지는 방전상태로 방전하는 신호노드를 제공하는 단계; 및 상기 신호노드에 결합되어 데이터 신호 및 활성/비활성상태를 가지는 클럭신호를 수신하고, 이 신호에 따라 상기 클럭신호가 활성상태일 때 순방향 바이어스가 인가되고, 상기 복수개의 전하에 대해 제1도전경로를 제공하며, 상기 클럭신호가 비활성상태일 때 상기 신호노드의 방전전압에 의해 부분적으로 역방향 바이어스가 인가되는 제1노드 바이어스회로를 제공하는 단계로 구성되는 것을 특징으로 하는 동적, 단상 클럭 인버터 래치를 구비한 장치를 제조하는 방법.
- 제13항에 있어서, 상기 신호노드에 결합되어 상기 데이터 신호 및 상기 클럭신호를 수신하고, 이 신호에 따라 상기 복수개의 전하에 대해 제2도전경로를 제공하는 제2노드 바이어스회로를 제공하는 단계를 더 포함하는 방법.
- 제14항에 있어서, 상기 제1바이어스회로와 제2바이어스회로를 제공하는 단계가 복수개의 제1MOSFET과 제2MOSFET을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제14항에 있어서, 상기 제1노드 바이어스회로를 제공하는 단계가 상기 데이터 신호를 수신하는 PMOSFET과 상기 클럭신호를 수신하는 제1NMOSFET 을 제공하는 단계를 포함하고, 상기 제2노드 바이어스회로를 제공하는 단계가 상기 데이터 신호를 수신하는 제2NMOSFET과 상기 클럭신호를 수신하는 제3NMOSFET을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제16항에 있어서, 상기 제1노드 바이어스회로를 제공하는 단계가 클럭신호가 비활성상태일 때 상기 방전전압에 의해 역방향 바이어스가 인가되는 상기 제1NMOSFET을 제공하는 단계를 포함하는 방법.
- 제14항에 있어서, 상기 제1노드 바이어스회로를 제공하는 단계가 상기 데이터 신호를 수신하는 제1PMOSFET과 상기 클럭신호를 수신하는 제2PMOSFET을 제공하는 단계를 포함하고, 상기 제2노드 바이어스회로를 제공하는 단계가 상기 데이터 신호를 수신하는 NMOSFET과 상기 클럭신호를 수신하는 제3PMOSFET을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제18항에 있어서, 상기 제1노드 바이어스회로를 제공하는 단계가 클럭신호가 비활성상태일 때 상기 방전전압에 의해 역방향 바이어스가 인가되기 위한 상기 제3PMOSFET을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 제1노드 바이어스회로가 상기 신호노드의 상기 충전상태 동안 상기 복수개의 전하에 대해 제2도전경로를 제공하는 것을 특징으로 하는 방법.
- 제13항에 있어서, 상기 신호노드에 결합되어 상기 충전전압과 방전전압을 수신하고, 이 전업에 따라 제1출력논리신호와 제2출력논리신호를 제공하는 인버터회로를 제공하는 단계; 및 상기 인버터회로와 상기 신호노드에 결합되어 상기 제1출력논리신호와 제2출력논리신호를 수신하고, 이 신호에 따라 상기 신호노드에 풀업 전압을 제공하는 전압 풀업 회로를 제공하는 단계를 더 포함하는 방법.
- 제13항에 있어서, 상기 신호노드에 결합되어 상기 충전전압과 방전전압을 수신하고, 이 전압에 따라 제1출력논리신호와 제2출력논리신호를 제공하는 인버터회로를 제공하는 단계; 및 상기 인버터회로와 상기 신호노드에 결합되어 상기 제1출력논리신호와 제2출력논리신호를 수신하고, 이 신호에 따라 상기 신호노드에 풀다운 저압을 제공하는 전압 풀다운 회로를 제공하는 단계를 더 포함하는 방법.
- 제13항에 있어서, 상기 동적, 단상 클럭 인버터 래치가 집적된 집적회로를 제공하는 단계를 더 포함하는 방법.
- 제13항에 있어서, 상기 동적, 단상 클럭 인버터 래치가 결합된 컴퓨터를 제공하는 단계를 더 포함하는 방법.
- 데이터 신호 및 활성/비활성상태를 가지는 클럭신호를 수신하고, 이 신호에 따라 클럭신호가 활성상태일때 신호노드에 복수개의 전하에 대한 제1도전경로를 형성하는 제1노드 바이어스회로에 순방향 바이어스를 인가하는 단계; 상기 제1도전경로를 통해 상기 복수개의 전하를 도전하고, 충전전압을 가지는 충전상태로 상기 신호노드를 충전하는 단계; 상기 신호노드로부터 제2도전경로를 통해 상기 복수개의 전하를 도전하고, 방전전압을 가지는 방전상태로 상기 신호노드를 방전하는 단계;및 클럭신호가 비활성상태일 때 신호노드의 방전전압으로 상기 제1노드 바이어스회로에 부분적으로 역방향 바이어스를 인가하는 단계로 구성되며, 감소된 누설전하와 단상 클럭에 따라 데이터 비트를 동적으로 변환하고 래칭하는 방법.
- 제25항에 있어서, 상기 데이터 신호 및 클럭신호를 수신하고, 이 신호에 따라 클럭신호가 활성상태일 때 상기 복수개의 전하에 대해 상기 제2도전경로를 형성하는 제2노드 바이어스회로에 순방향 바이어스를 인가하는 단계를 더 포함하는 방법.
- 제26항에 있어서, 상기 데이터 신호 및 활성/비활성 상태를 가지는 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제1노드 바이어스회로에 순방향 바이어스를 인가하는 단계가 상기 데이터 신호 및 상기 클럭신호를 수신하고 이 신호에 따라 복수개의 제1MOSFET에 순방향 바이어스를 인가하는 단계를 포함하고, 상기 데이터 신호 및 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제2노드 바이어스회로에 순방향 바이어스를 인가하는 단계가 상기 데이터 신호 및 상기 제2크럭신호를 수신하고 이 신호에 따라 복수개의 제2MOSFET에 순방향 바이어스를 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제26항에 있어서, 데이터 신호 및 활성/비활성 상태를 가지는 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제1노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 제1PMOSFET으로 상기 데이터 신호를 수신하는 단계, 제1NMOSFET으로 상기 클럭신호를 수신하는 단계 및 상기 데이터 신호 및 상기 클럭신호에 따라 상기 제1NMOSFET과 상기 제1NMOSFET으로 상기 제1도전경로를 형성하는 단계를 포함하고, 상기 데이터 신호 및 상기 클럭신호를 수신하고 이 신호에 따라 클럭신호에 활성상태일 때 제2노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 제2NMOSFET으로 상기 데이터 신호를 수신하는 단계, 제3NMOSFET으로 상기 클럭신호를 수신하는 단계 및 상기 데이터 신호 및 상기 클럭신호에 따라 제2NMOSFET과 제3NMOSFET으로 상기 제2도전경로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제28항에 있어서, 데이터 신호 및 활성/비활성 상태를 가지는 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제1노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 클럭신호와 비활성상태일 때 상기 신호노드 방전전압으로 상기 제1NMOSFET에 역방향 바이어스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 데이터 신호 및 활성/비활성 상태를 가지는 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제1노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 제1PMOSFET으로 상기 데이터 신호를 수신하는 단계, 제2PMOSFET으로 상기 클럭신호를 수신하는 단계 및 상기 데이터 신호 및 상기 클럭신호에 따라 상기 제1PMOSFET과 상기 제2PMOSFET으로 상기 제1도전경로를 형성하는 단계를 포함하고, 상기 데이터 신호 및 상기 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 2노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 NMOSFET으로 상기 데이터 신호를 수신하는 단계, 제3PMOSFET으로 상기 클럭신호를 수신하는 단계 및 상기 데이터 신호 및 상기 클럭신호에 따라 상기 NMOSFET과 상기 제3PMOSFET으로 상기 제2도전경로를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제30항에 있어서, 데이터 신호 및 활성/비활성 상태를 가지는 클럭신호를 수신하고 이 신호에 따라 클럭신호가 활성상태일 때 제1노드 바이어스회로에 순방향 바이어스를 인가하는 상기 단계가 클럭신호가 비활성상태일 때 상기 신호노드 방전전압으로 상기 제3PMOSFE에 역방향 바이어스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제25항에 있어서, 상기 신호노드의 상기 충전상태 동안 제2도전경로를 통해 상기 신호노드로 복수개의 제2전하를 도전하는 단계를 더 포함하는 방법.
- 제25항에 있어서, 상기 충전전압과 방전전압을 수신하고, 이 전압에 따라 제1출력논리신호 및 제2출력논리신호를 제공하는 단계; 및 상기 제1출력논리신호 및 제2출력논리신호를 수신하고, 이 신호에 따라 상기 신호노드에 풀업 전압을 제공하는 단계를 더 포함하는 방법.
- 제25항에 있어서, 상기 충전전압과 방전전압을 수신하고, 이 전압에 따라 제1출력논리신호와 제2출력논리신호를 제공하는 단계; 및 상기 제1출력논리신호 및 제2출력논리신호를 수신하고, 이 신호에 따라 상기 신호노드에 풀다운 전압을 제공하는 단계를 더 포함하는 방법.
- 제25항에 있어서, 집적 회로내에 각 단계를 실행하는 단계를 더 포함하는 방법.
- 제25항에 있어서, 컴퓨터내에 각 단계를 실행하는 단계를 더 포함하는 방법.
- 동적, 단상 클럭 인버터 래치를 구비하고, 상기 인버터 래치가 3.5V 이하의 저전원전압으로 동작하기 위해 복수개의 저전력 MOS 장치를 포함하는 것을 특징으로 하는 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35772294A | 1994-12-16 | 1994-12-16 | |
| US08/357,722 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960027336A true KR960027336A (ko) | 1996-07-22 |
Family
ID=23406754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950049096A KR960027336A (ko) | 1994-12-16 | 1995-12-13 | 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08237083A (ko) |
| KR (1) | KR960027336A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005018091A1 (ja) | 2003-08-13 | 2005-02-24 | Fujitsu Limited | パルス生成回路 |
| KR100924341B1 (ko) * | 2007-06-28 | 2009-10-30 | 주식회사 하이닉스반도체 | 래치 회로 |
-
1995
- 1995-12-13 KR KR1019950049096A patent/KR960027336A/ko not_active Application Discontinuation
- 1995-12-18 JP JP7329195A patent/JPH08237083A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08237083A (ja) | 1996-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5781062A (en) | Semiconductor integrated circuit | |
| KR960027335A (ko) | 누설전하를 감소시킨 동적, 클럭 인버터 래치 | |
| US7521978B2 (en) | Clock driver | |
| KR100363142B1 (ko) | 3상태논리게이트회로를갖는반도체집적회로 | |
| US5867049A (en) | Zero setup time flip flop | |
| EP0267361A1 (en) | High speed CMOS driver | |
| KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
| US6522171B2 (en) | Method of reducing sub-threshold leakage in circuits during standby mode | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| EP0901230B1 (en) | Adiabatic charging logic circuit | |
| US6373290B1 (en) | Clock-delayed pseudo-NMOS domino logic | |
| KR100416379B1 (ko) | 고속 방전-억제 디 플립플롭 | |
| KR960019303A (ko) | 반도체 메모리장치의 비중첩신호 발생회로 | |
| US6351150B1 (en) | Low switching activity dynamic driver for high performance interconnects | |
| US6535021B1 (en) | Logic gate circuit with low sub-threshold leakage current | |
| KR960027336A (ko) | 누설전하를 감소시킨 동적, 단상 클럭 인버터 래치 | |
| WO2001056084A1 (en) | Low power dissipation mos jam latch | |
| US4636657A (en) | High speed CMOS clock generator | |
| US6407604B1 (en) | Register and latch circuits | |
| US6081149A (en) | Electronic circuit with a clock switch | |
| KR100604847B1 (ko) | 저-전력 고속 래치와 이를 구비하는 데이터 저장장치 | |
| KR100301051B1 (ko) | 효율이높은전압펌핑회로 | |
| KR100369346B1 (ko) | 저전력레벨쉬프터 | |
| US6337584B1 (en) | Method and apparatus for reducing bipolar current effects in silicon-on-insulator (SOI) dynamic logic circuits | |
| JP3178610B2 (ja) | スタティック型ｃｍｏｓ・フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |