KR100924341B1

KR100924341B1 - 래치 회로

Info

Publication number: KR100924341B1
Application number: KR1020070064768A
Authority: KR
Inventors: 이성섭; 김창일
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-28
Filing date: 2007-06-28
Publication date: 2009-10-30
Also published as: KR20090000887A

Abstract

본 발명은 소스가 전원전압에 연결되고, 게이트 및 드레인이 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 전원전압으로 풀업구동하는 풀업소자; 및 소스가 접지전압에 연결되고, 게이트 및 드레인이 상기 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 래치회로를 제공한다.

래치, 피드백 인버터

Description

래치 회로{Latch Circuit}

도 1은 종래기술에 따른 래치 회로의 회로도이다.

도 2는 본 발명에 의한 일 실시예에 따른 래치 회로의 회로도이다.

도 3은 도 1 및 도 2에 도시된 래치회로의 동작 시뮬레이션도이다.

도 4는 도 1 및 도 2에 도시된 래치회로에서 소모되는 전류를 보여주는 도면이다.

도 5는 도 1 및 도 2에 도시된 래치회로의 전원전압(VDD)별 동작을 검증하기 위한 도면이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 피드백 인버터를 없애 동작속도를 높이고, 사용되는 트랜지스터의 갯수를 줄여 사이즈 및 전류소모를 감소시킬 수 있도록 한 래치회로에 관한 것이다.

반도체 회로 설계에 있어서 어떤 신호를 유지하기 위해서는 구동 드라이버가 계속해서 로드를 구동시켜야 한다. 이때 드라이버가 동작을 하지 않을 때도 출력노드의 값을 유지하기 위해 래치 회로를 쓰게 되는데 기존의 회로는 두 개의 인버터를 서로 맞물려 놓은 형태를 주로 사용한다.

도 1은 종래기술에 따른 래치 회로의 회로도이다.

도시된 바와 같이 기존의 래치회로는 두 개의 인버터(IV2, IV3)를 서로 맞물려 연결하는 래치부(1)를 포함한다. 이러한 구조의 래치회로는 노드 A의 레벨을 바꾸려면 피드백 인버터(IV3)의 출력과 구동 드라이버(Dr1)간의 충돌을 피할 수 없게 되는데, 피드백 인버터(IV3)의 출력이 구동드라이버(Dr1)의 출력보다 큰 경우 노드 A의 레벨을 바꿀 수 없는 경우가 생긴다.

이러한 경우를 방지하기 위해 보통은 피드백 인버터(IV3)의 Length를 크게 하여 피드백 인버터(IV3)의 전류 구동능력을 떨어뜨려 사용한다. 또 다른 방법은 피드백 인버터(IV3) 대신 3상 인버터(미도시)를 사용하는 경우가 있다. 그러나, 이 방법을 사용하는 경우 피드백 인버터(IV3)와 구동드라이버(Dr1)의 충돌은 막을 수 있으나 3상 인버터의 컨트롤 신호 하나가 더 필요하게 되고 사용되는 트랜지스터의 갯수도 증가하는 단점이 있었다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 피드백 인버터를 없애 동작속도를 높이고, 사용되는 트랜지스터의 갯수를 줄여 사이즈 및 전류소모를 감소시 킬 수 있도록 한 래치회로를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 소스가 전원전압에 연결되고, 게이트 및 드레인이 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 전원전압으로 풀업구동하는 풀업소자; 및 소스가 접지전압에 연결되고, 게이트 및 드레인이 상기 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 래치회로를 제공한다.

삭제

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도시된 바와 같이, 본 실시예에 따른 래치 회로는 인에이블신호(Enable)에 응답하여 턴온되는 전달게이트(T2)와, 입력신호(IN)를 받아 턴온된 전달게이트(T2)를 통해 노드 B를 구동하는 구동 드라이버(Dr2)와, 래치(2)로 구성된다.

래치(2)는 전원전압(VDD)과 노드 B 사이에 연결되고 노드 B의 신호에 응답하여 노드 B를 풀업구동하는 NMOS 트랜지스터(N1)와, 노드 B와 접지단(VSS) 사이에 연결되고 노드 B의 신호에 응답하여 노드 B를 풀다운구동하는 PMOS 트랜지스터(P1) 및 노드 B의 신호를 입력받아 반전버퍼링하는 인버터(IV5)로 구성된다.

NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)는 피드백 루프를 형성하고 있으며, PMOS 트랜지스터(P1)가 접지단(VSS)에, NMOS 트랜지스터(N1)가 전원전압(VDD)에 연결되어 있다. 이와 같은 구조는 문턱전압 감소로 인한 오동작이 발생할 수 있으므로, 이를 방지하기 위해, NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)는 문턱전압이 낮은 것으로 사용하는 것이 바람직하다.

이와 같은 구성의 래치 회로의 동작을 설명하면 다음과 같다.

구동 드라이버(Dr2)는 입력신호(IN)를 입력받아 래치(2)를 구동하게 된다. 이때, 인에이블신호(Enable)는 래치(2)와 구동 드라이버(Dr2)의 출력을 연결해주는 역할을 한다. 즉, 인에이블신호(Enable)가 하이레벨이면 래치(2)는 구동 드라이버(Dr2)에 의해 구동되고, 인에이블신호(Enable)가 로우레벨이면 구동 드라이버(Dr2)와 래치(2)의 연결은 끊기게 된다.

래치(2)의 노드 B는 PMOS 트랜지스터(P1)에 의해 기존의 레벨을 유지하게 된다. 이때, 인에이블신호(Enable)가 하이레벨이 되고 입력신호(IN)가 하이레벨이 들어온다면 노드 B는 하이레벨로 구동될 것이다. 이후 인에이블신호(Enable)가 로우레벨이 되어 구동 드라이버(Dr2)와 래치(2)의 연결은 끊기게 되더라도 노드 B는 하이레벨을 유지할 것이다. 즉, 하이레벨의 노드B의 신호는 NMOS 트랜지스터(N1)를 턴온시켜 노드 B를 전원전압(VDD) 레벨로 풀업 구동시킨다.

한편, 인에이블신호(Enable)가 하이레벨이 되고 입력신호(IN)가 로우레벨이 들어온다면 노드 B는 로우레벨로 구동될 것이다. 이후 인에이블신호(Enable)가 로우레벨이 되어 구동 드라이버(Dr2)와 래치(2)의 연결은 끊기게 되더라도 노드 B는 로우레벨을 유지할 것이다. 즉, 로우레벨의 노드B의 신호는 PMOS 트랜지스터(P1)를 턴온시켜 노드 B를 접지전압(VSS) 레벨로 풀다운 구동시킨다.

이상을 정리하면 본 실시예의 래치회로는 노드 B가 하이레벨을 유지해야 할 경우 NMOS 트랜지스터(N1)를 통해서 피드백 루프가 형성되고, 로우레벨을 유지해야 할 경우 PMOS 트랜지스터(P1)를 통해 피드백을 형성한다. 이러한 구조의 피드백은 노드 B의 레벨을 바꾸기 위해 구동드라이버(Dr2)가 동작을 할 때 기존 구조에서의 피드백 인버터처럼 충돌이 없기 때문에 래치의 구조를 좀더 쉽게 바꿀 수 있어 동 작속도가 빨라지게 된다.

새로운 구조의 래치회로가 기존 구조와 달라진 점은 피드백을 인버터를 없앤 것이다. 피드백 인버터를 제거하여 구동드라이버가 래치의 값을 바꾸기 위해 동작을 할 때 피드백 인버터와의 충돌이 사라지게 되므로 래치의 값을 기존 구조보다 쉽게 바꿀 수 있게 된다. 피드백 인버터를 제거한 후 PMOS 1개, NMOS 1개를 사용하여 피드백 루프를 형성하여 래치로서 동작을 보장하게 하였다.

또한, 기존 구조에 비해 트랜지스터의 수도 줄게 되고, 전류소모 역시 줄게 된다.

도 3은 종래의 래치 회로와 본 실시예의 래치 회로의 시뮬레이션 결과를 보여준다. 도 3을 참고하면 본 실시예의 래치 회로는 기존 래치회로와 똑같이 정상적으로 동작을 하면서도 빠른 동작속도를 가짐을 확인할 수 있다.

도 4는 트랜지스터의 스큐(Skew) 특성인 SLOW/TYPICAL/FAST 별로 전원전압(VDD)을 1.3(V)에서 2.0(V)까지 변경하여 테스트했을 때의 소모전류를 보여준다. 도 4를 참고하면 본 실시예의 래치 회로의 소모전류가 기존 래치회로에 비해 전체적으로 줄어든 것을 확인할 수 있다.

도 5는 낮은 전원전압(Low VDD)에서의 정상동작 확인을 위해서 -40℃에서 전원전압(VDD)을 1.3(V)에서 2.0(V)까지 변경하면서 동작을 검증한 시뮬레이션 결과이다. 도 5를 참고하면 기존 래치회로는 VDD=1.3(V)와 VDD=1.4(V) 에서 노드 A의 레벨을 뒤집지 못하여 노드 A의 레벨이 변하지 않는 것을 볼 수 있다.(동그라미부 분) 하지만, 본 실시예의 래치회로는 낮은 전원전압(Low VDD)에서도 정상동작함을 알 수 있다.

결과적으로 본 실시예의 래치회로는 기존 래치회로에 비해 동작속도가 빠르며, 전류소모도 적고 낮은 전원전압(Low VDD) 및 저온에서도 래치의 역할을 보장 할 수 있음을 확인할 수 있다. 고온에서보다 저온이 취약한 이유는 저온으로 갈 수록 트랜지스터의 문턱전압이 상승하기 때문에 구동드라이버의 전류구동 능력이 떨어지기 때문인데 본 실시예의 래치회로는 피드백 인버터가 없기 때문에 충돌이 없어 저온에서도 잘 동작할 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 래치회로는 피드백 인버터를 없애 동작속도를 높일 수 있는 효과가 있다.

또한, 사용되는 트랜지스터의 갯수를 줄여 사이즈 및 전류소모를 감소시킬 수 있는 효과도 있다.

Claims

소스가 전원전압에 연결되고, 게이트 및 드레인이 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 전원전압으로 풀업구동하는 풀업소자; 및

소스가 접지전압에 연결되고, 게이트 및 드레인이 상기 입력노드에 연결된 MOS 트랜지스터로 구성되어, 상기 입력노드의 전압에 응답하여 상기 입력노드를 상기 접지전압으로 풀다운구동하는 풀다운소자를 포함하는 래치회로.
제1 항에 있어서, 상기 풀업소자는 상기 입력노드의 전압이 제1 레벨인 경우 턴온되어 피드백 루프를 형성하는 PMOS 트랜지스터로 구성되는 래치회로.
제1 항에 있어서, 상기 풀다운소자는 상기 입력노드의 전압이 제2 레벨인 경우 턴온되어 피드백 루프를 형성하는 NMOS 트랜지스터로 구성되는 래치회로.
제1 항에 있어서, 상기 입력노드의 신호를 버퍼링하는 버퍼를 포함하는 래치회로.
제1 항에 있어서,

입력신호를 구동하는 구동드라이버; 및

인에이블 신호에 응답하여 상기 구동드라이버에 의해 구동된 입력신호를 상기 입력노드로 전달하는 전달부를 포함하는 래치회로.
제5 항에 있어서, 상기 전달부는 상기 인에이블 신호에 의해 턴온되어 상기 구동드라이버와 상기 입력노드를 단락하는 전달게이트인 래치회로.