JPH08237083A - ダイナミック単相クロック動作インバータ・ラッチを有する装置及びその装置の製造方法並びに信号の処理方法 - Google Patents
ダイナミック単相クロック動作インバータ・ラッチを有する装置及びその装置の製造方法並びに信号の処理方法Info
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- JPH08237083A JPH08237083A JP7329195A JP32919595A JPH08237083A JP H08237083 A JPH08237083 A JP H08237083A JP 7329195 A JP7329195 A JP 7329195A JP 32919595 A JP32919595 A JP 32919595A JP H08237083 A JPH08237083 A JP H08237083A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Abstract
(57)【要約】
【課題】 低い電源電圧の使用による利点を最大限に利
用でき、消費電力の節約と図り、動作不良の確率を最小
にするとともに、最大動作周波数の低下を最小とし対雑
音性の改善を図ること。 【解決手段】 ダイナミック単相クロック動作インバー
タ・ラッチは、信号ノード１６と第１のノード・バイア
ス回路１２とからなる。ノード１６は複数の電荷を入力
し自身に付随する充電電圧を有する充電状態まで充電す
るとともに、複数の電荷を出力し自身に付随する放電電
圧を有する放電状態まで放電する。バイアス回路１２は
信号ノード１６に接続され、データ信号Ａと、活性クロ
ック状態及び不活性クロック状態を有するクロック信号
ＣＬＫとを受信し、それらの信号に対応して活性クロッ
ク状態の間に順方向バイアスが印加され、複数の電荷の
ための第１の導電路２４を形成するとともに、不活性ク
ロック状態の間にノード１６の放電電圧によって部分的
に逆バイアスが印加される。
用でき、消費電力の節約と図り、動作不良の確率を最小
にするとともに、最大動作周波数の低下を最小とし対雑
音性の改善を図ること。 【解決手段】 ダイナミック単相クロック動作インバー
タ・ラッチは、信号ノード１６と第１のノード・バイア
ス回路１２とからなる。ノード１６は複数の電荷を入力
し自身に付随する充電電圧を有する充電状態まで充電す
るとともに、複数の電荷を出力し自身に付随する放電電
圧を有する放電状態まで放電する。バイアス回路１２は
信号ノード１６に接続され、データ信号Ａと、活性クロ
ック状態及び不活性クロック状態を有するクロック信号
ＣＬＫとを受信し、それらの信号に対応して活性クロッ
ク状態の間に順方向バイアスが印加され、複数の電荷の
ための第１の導電路２４を形成するとともに、不活性ク
ロック状態の間にノード１６の放電電圧によって部分的
に逆バイアスが印加される。
Description
【０００１】
【発明の属する技術分野】この発明はダイナミック論理
回路に係り、詳しくは低い電源電圧で動作するダイナミ
ック論理回路に関する。
回路に係り、詳しくは低い電源電圧で動作するダイナミ
ック論理回路に関する。
【０００２】
【従来の技術】図１に示すように、従来のダイナミック
単相クロック動作インバータ・ラッチは一般的に、直列
に接続された単相クロック動作インバータ（即ち、単反
転動作を行う相補型金属酸化膜半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）ｔｐ０，ｔｎ０，ｔｐ１，ｔｎ１
の間にクロック動作を行うために、トーテムポール型に
接続されたＮ型ＭＯＳＦＥＴを伴う）を有する。ゆえ
に、データ入力信号ＤＩＮの論理レベルに基づいて、出
力信号ＱＯＵＴは、クロック信号ＣＬＫが活性（高）状
態の間ロジック１に充電されたり、ロジック０に放電さ
れたりする。図２はこの動作をグラフにより表してい
る。
単相クロック動作インバータ・ラッチは一般的に、直列
に接続された単相クロック動作インバータ（即ち、単反
転動作を行う相補型金属酸化膜半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）ｔｐ０，ｔｎ０，ｔｐ１，ｔｎ１
の間にクロック動作を行うために、トーテムポール型に
接続されたＮ型ＭＯＳＦＥＴを伴う）を有する。ゆえ
に、データ入力信号ＤＩＮの論理レベルに基づいて、出
力信号ＱＯＵＴは、クロック信号ＣＬＫが活性（高）状
態の間ロジック１に充電されたり、ロジック０に放電さ
れたりする。図２はこの動作をグラフにより表してい
る。
【０００３】ＭＯＳＦＥＴの技術が進歩してきたことに
より、個々のＭＯＳＦＥＴは徐々に小型化されてきた。
例えば、サイズが小さくなっており、特にチャネルの長
さが短くなっている。このため、１つの集積回路（Ｉ
Ｃ）中にさらに多くのＭＯＳＦＥＴを集積化できるとと
もに、必要な電源電圧ＶＤＤをより小さくすることがで
きるようになっている。前者の利点はサイズを小さく
し、動作周波数を高くできることであり、後者の利点は
消費電力を小さくできることである。しかしながら、近
年の低い電源電圧で動作するＭＯＳＦＥＴでは、ＭＯＳ
ＦＥＴに流れる電流が小さくなり、最大動作周波数が低
くなるという望ましくない作用を有する。従って、回路
性能の低下を最小限にするため、ＭＯＳＦＥＴのしきい
値電圧（Ｖth）を低くすることによって、ＭＯＳＦＥＴ
に流れる電流の低下が最小限にされている。
より、個々のＭＯＳＦＥＴは徐々に小型化されてきた。
例えば、サイズが小さくなっており、特にチャネルの長
さが短くなっている。このため、１つの集積回路（Ｉ
Ｃ）中にさらに多くのＭＯＳＦＥＴを集積化できるとと
もに、必要な電源電圧ＶＤＤをより小さくすることがで
きるようになっている。前者の利点はサイズを小さく
し、動作周波数を高くできることであり、後者の利点は
消費電力を小さくできることである。しかしながら、近
年の低い電源電圧で動作するＭＯＳＦＥＴでは、ＭＯＳ
ＦＥＴに流れる電流が小さくなり、最大動作周波数が低
くなるという望ましくない作用を有する。従って、回路
性能の低下を最小限にするため、ＭＯＳＦＥＴのしきい
値電圧（Ｖth）を低くすることによって、ＭＯＳＦＥＴ
に流れる電流の低下が最小限にされている。
【０００４】
【発明が解決しようとする課題】しかしながら、これに
よりＭＯＳＦＥＴの漏れ電流、即ちＭＯＳＦＥＴ素子に
供給される電圧をオフした時、ＭＯＳＦＥＴに流れる電
流が増加するという望ましくない作用が生じる。その結
果、各ロジック・セルのダイナミック・ノードへ電荷が
漏れたり、そのダイナミック・ノードから電荷が漏れた
りする。又、ロジック・セルがダイナミック出力信号レ
ベルをその最大ダイナミック充電電圧レベル及び最大放
電電圧レベルに維持することが妨げられている。それに
より、対雑音性が低下するとともに、ダイナミック・ノ
ードに望ましくない電荷が漏れたり、そのノードから望
ましい電荷が漏れ出ることによるデータの損失に起因し
て、動作不良の確率が増すことになる。
よりＭＯＳＦＥＴの漏れ電流、即ちＭＯＳＦＥＴ素子に
供給される電圧をオフした時、ＭＯＳＦＥＴに流れる電
流が増加するという望ましくない作用が生じる。その結
果、各ロジック・セルのダイナミック・ノードへ電荷が
漏れたり、そのダイナミック・ノードから電荷が漏れた
りする。又、ロジック・セルがダイナミック出力信号レ
ベルをその最大ダイナミック充電電圧レベル及び最大放
電電圧レベルに維持することが妨げられている。それに
より、対雑音性が低下するとともに、ダイナミック・ノ
ードに望ましくない電荷が漏れたり、そのノードから望
ましい電荷が漏れ出ることによるデータの損失に起因し
て、動作不良の確率が増すことになる。
【０００５】そのような漏れ作用は、いくつかの回路の
ノードや素子に”大きな”バイアスが加わっている間、
多くのノードや素子は”動的”にのみバイアスが印加さ
れることによってさらに悪化する。以下の表１に示すよ
うに、例えばいくつかの回路のノードや素子に大きなバ
イアスが加わっている間、即ち活性的にＶＤＤ（”１
ｈ”）まで上昇されたりＶＳＳ（”０ｈ”）まで低下さ
れたりする間、多くのノードや素子には動的にのみバイ
アスが加わっている。即ち、ほぼ電圧ＶＤＤ（”１
ｄ”）まで充電されたり、ほぼ電圧ＶＳＳ（”０ｄ”）
まで放電されたりする。
ノードや素子に”大きな”バイアスが加わっている間、
多くのノードや素子は”動的”にのみバイアスが印加さ
れることによってさらに悪化する。以下の表１に示すよ
うに、例えばいくつかの回路のノードや素子に大きなバ
イアスが加わっている間、即ち活性的にＶＤＤ（”１
ｈ”）まで上昇されたりＶＳＳ（”０ｈ”）まで低下さ
れたりする間、多くのノードや素子には動的にのみバイ
アスが加わっている。即ち、ほぼ電圧ＶＤＤ（”１
ｄ”）まで充電されたり、ほぼ電圧ＶＳＳ（”０ｄ”）
まで放電されたりする。
【０００６】
【表１】 図１に示す回路において生じる上記のような電荷漏れの
結果は、図３にグラフにより示している。上記のよう
に、この電荷漏れにより対雑音性が大幅に低下するとと
もに、望ましくない電荷が信号ノードに漏れ込んだり、
望ましい電荷が信号ノードから漏れ出たりすることによ
って生じるデータの損失に起因して回路の誤動作がかな
り増加することになる。
結果は、図３にグラフにより示している。上記のよう
に、この電荷漏れにより対雑音性が大幅に低下するとと
もに、望ましくない電荷が信号ノードに漏れ込んだり、
望ましい電荷が信号ノードから漏れ出たりすることによ
って生じるデータの損失に起因して回路の誤動作がかな
り増加することになる。
【０００７】従って、ダイナミック単相クロック動作イ
ンバータ・ラッチは低いしきい値電圧を有するトランジ
スタを備えることが望まれる。それにより、低い電源電
圧の使用による効果を最大限に得ることができるととも
に、ダイナミック・データ格納ノードへの漏れ電荷又は
そのノードからの漏れ電荷によって生じるデータ損失に
起因する動作不良の確率を最小にするとともに、最大動
作周波数の低下を最小とし対雑音性の改善を図ることが
できる。
ンバータ・ラッチは低いしきい値電圧を有するトランジ
スタを備えることが望まれる。それにより、低い電源電
圧の使用による効果を最大限に得ることができるととも
に、ダイナミック・データ格納ノードへの漏れ電荷又は
そのノードからの漏れ電荷によって生じるデータ損失に
起因する動作不良の確率を最小にするとともに、最大動
作周波数の低下を最小とし対雑音性の改善を図ることが
できる。
【０００８】
【課題を解決するための手段】本発明の一実施形態に基
づく漏れ電荷を減少させるダイナミック単相クロック動
作インバータ・ラッチは、信号ノードとノード・バイア
ス回路とを有している。信号ノードは電荷を入力し、自
身に付随する充電電圧を有する充電状態まで充電され
る。また、信号ノードは電荷を放出し、自身に付随する
放電電圧を有する放電状態まで放電する。ノード・バイ
アス回路は信号ノードに接続され、データ信号と、第１
の活性クロック状態及び第１の不活性クロック状態を有
するクロック信号とを受信する。また、それらの信号に
応じてクロック信号が活性クロック状態の間に、ノード
・バイアス回路には順方向バイアスが印加され、電荷の
ための第１の導電路を形成する。さらに、クロック信号
が不活性クロック状態の間に、信号ノードの放電電圧に
よってノード・バイアス回路には部分的に逆方向バイア
スが印加される。
づく漏れ電荷を減少させるダイナミック単相クロック動
作インバータ・ラッチは、信号ノードとノード・バイア
ス回路とを有している。信号ノードは電荷を入力し、自
身に付随する充電電圧を有する充電状態まで充電され
る。また、信号ノードは電荷を放出し、自身に付随する
放電電圧を有する放電状態まで放電する。ノード・バイ
アス回路は信号ノードに接続され、データ信号と、第１
の活性クロック状態及び第１の不活性クロック状態を有
するクロック信号とを受信する。また、それらの信号に
応じてクロック信号が活性クロック状態の間に、ノード
・バイアス回路には順方向バイアスが印加され、電荷の
ための第１の導電路を形成する。さらに、クロック信号
が不活性クロック状態の間に、信号ノードの放電電圧に
よってノード・バイアス回路には部分的に逆方向バイア
スが印加される。
【０００９】上記の特徴や他の特徴、及び本発明の効果
は以下に記載の発明の詳細な説明及び図面を参照して詳
述される。
は以下に記載の発明の詳細な説明及び図面を参照して詳
述される。
【００１０】
【発明の実施の形態】以下の説明において、特に断らな
い限り全てのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴ基
板（又は”バルク”（" ｂulk"））はそれぞれに接続さ
れた共通の電源端子（例えば、一般的に２つの電源ノー
ドＶＤＤ，ＶＳＳのそれぞれ）に接続されていると仮定
する。また、様々なトランジスタに付された英数字の説
明記号は、それぞれチャネルの幅及び長さを示してい
る。（例えば、図１に示すＰ型ＭＯＳＦＥＴｔｐ０，ｔ
ｐ１の幅及び長さはそれぞれ１０ミクロン及び０．６ミ
クロンである。）そのような寸法は必要な要件ではなく
一般的なものであり、またいかなる特定の半導体製造技
術にも限定されるものではない。また、半導体製造方法
に関する技術がさらに進歩することにより、上記のよう
な寸法は望ましいもの（例えば、小さく）に変更されて
もよい。（例えば、本発明を具体化する回路構成は、数
多くの公知の半導体製造方法に基づいて行われる。）さ
らに、回路の基準、アース、ノードは端子１５（一般的
に、共通の基準、又はアースは０ボルトの電位）である
とする。
い限り全てのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴ基
板（又は”バルク”（" ｂulk"））はそれぞれに接続さ
れた共通の電源端子（例えば、一般的に２つの電源ノー
ドＶＤＤ，ＶＳＳのそれぞれ）に接続されていると仮定
する。また、様々なトランジスタに付された英数字の説
明記号は、それぞれチャネルの幅及び長さを示してい
る。（例えば、図１に示すＰ型ＭＯＳＦＥＴｔｐ０，ｔ
ｐ１の幅及び長さはそれぞれ１０ミクロン及び０．６ミ
クロンである。）そのような寸法は必要な要件ではなく
一般的なものであり、またいかなる特定の半導体製造技
術にも限定されるものではない。また、半導体製造方法
に関する技術がさらに進歩することにより、上記のよう
な寸法は望ましいもの（例えば、小さく）に変更されて
もよい。（例えば、本発明を具体化する回路構成は、数
多くの公知の半導体製造方法に基づいて行われる。）さ
らに、回路の基準、アース、ノードは端子１５（一般的
に、共通の基準、又はアースは０ボルトの電位）である
とする。
【００１１】以下、自己反転バイアスを伴うダイナミッ
ク単相クロック動作インバータ・ラッチの一実施形態に
ついて説明する。しかしながら、付加的なダイナミック
論理回路（例えば、論理積（ＡＮＤ）、論理和（Ｏ
Ｒ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮ
Ｄ）、排他的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）、排
他的否定論理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等）
は、本発明に基づいて漏れ電荷を防ぐために自己反転バ
イアスを使用することにより実現される。以下、主とし
て正（positive）ロジックの観点から説明する。即ち、
ロジック１がロジック”高”（"high"）（例えば、正の
電圧）であり、ロジック０がロジック”低”（"low" ）
（例えば、ほぼ回路の基準電位と同じ電圧）である。
ク単相クロック動作インバータ・ラッチの一実施形態に
ついて説明する。しかしながら、付加的なダイナミック
論理回路（例えば、論理積（ＡＮＤ）、論理和（Ｏ
Ｒ）、否定論理和（ＮＯＲ）、否定論理積（ＮＡＮ
Ｄ）、排他的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）、排
他的否定論理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等）
は、本発明に基づいて漏れ電荷を防ぐために自己反転バ
イアスを使用することにより実現される。以下、主とし
て正（positive）ロジックの観点から説明する。即ち、
ロジック１がロジック”高”（"high"）（例えば、正の
電圧）であり、ロジック０がロジック”低”（"low" ）
（例えば、ほぼ回路の基準電位と同じ電圧）である。
【００１２】しかしながら、以下に詳述するように、本
発明に基づいて漏れ電荷を防ぐ自己反転バイアスを有す
るダイナミック論理回路は、公知の回路設計理論に基づ
いてＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを適切に入
れ換えて、負（”nagative”）ロジックを使用してもよ
い（即ち、ロジック１をロジック低（"low" ）（例え
ば、負の電圧）とし、ロジックをロジック高（"high"）
（例えば、ほぼ回路の基準電位と同じ電圧）としてもよ
い）。そして、上記のように”従来”の電荷又は電流の
流れ（即ち、正から負）の観点の代わりに、”電子”の
電荷又は電流の流れ（即ち、負から正）の観点から電荷
及び電流を説明することにより、負ロジックを遂行する
動作については、例えば信号ノードを電圧ＶＳＳまで”
充電”したり電圧ＶＤＤまで”放電”したりするという
動作に基づいて説明することができる。
発明に基づいて漏れ電荷を防ぐ自己反転バイアスを有す
るダイナミック論理回路は、公知の回路設計理論に基づ
いてＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを適切に入
れ換えて、負（”nagative”）ロジックを使用してもよ
い（即ち、ロジック１をロジック低（"low" ）（例え
ば、負の電圧）とし、ロジックをロジック高（"high"）
（例えば、ほぼ回路の基準電位と同じ電圧）としてもよ
い）。そして、上記のように”従来”の電荷又は電流の
流れ（即ち、正から負）の観点の代わりに、”電子”の
電荷又は電流の流れ（即ち、負から正）の観点から電荷
及び電流を説明することにより、負ロジックを遂行する
動作については、例えば信号ノードを電圧ＶＳＳまで”
充電”したり電圧ＶＤＤまで”放電”したりするという
動作に基づいて説明することができる。
【００１３】図４に示すように、本発明を具体化した一
実施形態に基づくダイナミック単相クロック動作インバ
ータ・ラッチ回路１０は、ダイナミック信号ノード１６
に接続された２つのノード・バイアス回路１２，１４、
ダイナミック信号ノード１６と出力ノード２０との間に
接続されたインバータ回路１８、及び出力ノード２０と
ダイナミック信号ノード１６との間に接続された電圧プ
ルアップ回路２２を有している。第１のノード・バイア
ス回路１２において、Ｐ型ＭＯＳＦＥＴ１２ｐとＮ型Ｍ
ＯＳＦＥＴ１２ｎとは両者１２ｐ，１２ｎのドレイン端
子を介してトーテムポール型に接続されており、Ｐ型Ｍ
ＯＳＦＥＴ１２ｐのソース端子は端子１３（ＶＤＤ）に
接続されるとともに、Ｎ型ＭＯＳＦＥＴ１２ｎのソース
端子は信号ノード１６に接続されている。Ｐ型ＭＯＳＦ
ＥＴ１２ｐのゲート端子はデータ入力信号Ａを受信し、
Ｎ型ＭＯＳＦＥＴ１２ｎのゲート端子はクロック信号Ｃ
ＬＫを受信する。ここで、クロック信号ＣＬＫの活性状
態及び不活性状態はそれぞれロジック状態１，０に対応
している。第２のノード・バイアス回路１４において、
第１のＮ型ＭＯＳＦＥＴ１４ｎａ及び第２のＮ型ＭＯＳ
ＦＥＴ１４ｎｂはそれぞれ両者１４ｎａ，１４ｎｂのド
レイン端子とソース端子とを介してトーテムポール型に
接続されており、第１のＮ型ＭＯＳＦＥＴ１４ｎａのソ
ース端子は端子１５（ＶＳＳ）に接続されるとともに、
第２のＮ型ＭＯＳＦＥＴ１４ｎｂのドレイン端子は信号
ノード１６に接続されている。第１のＮ型ＭＯＳＦＥＴ
１４ｎａのゲート端子はデータ入力信号Ａを受信し、第
２のＮ型ＭＯＳＦＥＴ１４ｎｂのゲート端子はクロック
信号ＣＬＫを受信する。
実施形態に基づくダイナミック単相クロック動作インバ
ータ・ラッチ回路１０は、ダイナミック信号ノード１６
に接続された２つのノード・バイアス回路１２，１４、
ダイナミック信号ノード１６と出力ノード２０との間に
接続されたインバータ回路１８、及び出力ノード２０と
ダイナミック信号ノード１６との間に接続された電圧プ
ルアップ回路２２を有している。第１のノード・バイア
ス回路１２において、Ｐ型ＭＯＳＦＥＴ１２ｐとＮ型Ｍ
ＯＳＦＥＴ１２ｎとは両者１２ｐ，１２ｎのドレイン端
子を介してトーテムポール型に接続されており、Ｐ型Ｍ
ＯＳＦＥＴ１２ｐのソース端子は端子１３（ＶＤＤ）に
接続されるとともに、Ｎ型ＭＯＳＦＥＴ１２ｎのソース
端子は信号ノード１６に接続されている。Ｐ型ＭＯＳＦ
ＥＴ１２ｐのゲート端子はデータ入力信号Ａを受信し、
Ｎ型ＭＯＳＦＥＴ１２ｎのゲート端子はクロック信号Ｃ
ＬＫを受信する。ここで、クロック信号ＣＬＫの活性状
態及び不活性状態はそれぞれロジック状態１，０に対応
している。第２のノード・バイアス回路１４において、
第１のＮ型ＭＯＳＦＥＴ１４ｎａ及び第２のＮ型ＭＯＳ
ＦＥＴ１４ｎｂはそれぞれ両者１４ｎａ，１４ｎｂのド
レイン端子とソース端子とを介してトーテムポール型に
接続されており、第１のＮ型ＭＯＳＦＥＴ１４ｎａのソ
ース端子は端子１５（ＶＳＳ）に接続されるとともに、
第２のＮ型ＭＯＳＦＥＴ１４ｎｂのドレイン端子は信号
ノード１６に接続されている。第１のＮ型ＭＯＳＦＥＴ
１４ｎａのゲート端子はデータ入力信号Ａを受信し、第
２のＮ型ＭＯＳＦＥＴ１４ｎｂのゲート端子はクロック
信号ＣＬＫを受信する。
【００１４】クロック信号ＣＬＫが活性状態（ＣＬＫが
高）の時、第１のノード・バイアス回路１２のＮ型ＭＯ
ＳＦＥＴ１２ｎと第２のノード・バイアス回路１４の第
２のＮ型ＭＯＳＦＥＴ１４ｎｂとは共にオンされる。従
って、信号ノード１６の電圧は、第１のノード・バイア
ス回路１２のＰ型ＭＯＳＦＥＴ１２ｐと第２のノード・
バイアス回路１２のＰ型ＭＯＳＦＥＴ１４ｎａとによる
信号の反転動作により、データ入力信号Ａを反転させた
ものとなる。データ入力信号Ａがロジック０の場合、第
１のノード・バイアス回路１２の両ＭＯＳＦＥＴ１２
ｐ，１２ｎには順方向バイアスが加わり、第２のノード
・バイアス回路１４はオフされる。そのため、第１のノ
ード・バイアス回路１２は、電圧ＶＤＤとほぼ等しい充
電電圧まで信号ノード１６を充電するために、第１の導
電路が形成され、端子１３から信号ノード１６へ電荷を
導く（以下、詳述するようにインバータ回路１８と電圧
プルアップ回路２２との動作による）。逆に、データ入
力Ａがロジック１の場合、第２のノード・バイアス回路
１４の両ＭＯＳＦＥＴ１４ｎａ，１４ｎｂには順方向バ
イアスが加わり、第１のノード・バイアス回路１２はオ
フされる。この結果、第２の導電路が形成され、電荷は
信号ノード１６から端子１５（例えば、回路のアース）
へ導かれるため、信号ノード１６は電圧ＶＳＳとほぼ等
しい放電電圧まで放電する。
高）の時、第１のノード・バイアス回路１２のＮ型ＭＯ
ＳＦＥＴ１２ｎと第２のノード・バイアス回路１４の第
２のＮ型ＭＯＳＦＥＴ１４ｎｂとは共にオンされる。従
って、信号ノード１６の電圧は、第１のノード・バイア
ス回路１２のＰ型ＭＯＳＦＥＴ１２ｐと第２のノード・
バイアス回路１２のＰ型ＭＯＳＦＥＴ１４ｎａとによる
信号の反転動作により、データ入力信号Ａを反転させた
ものとなる。データ入力信号Ａがロジック０の場合、第
１のノード・バイアス回路１２の両ＭＯＳＦＥＴ１２
ｐ，１２ｎには順方向バイアスが加わり、第２のノード
・バイアス回路１４はオフされる。そのため、第１のノ
ード・バイアス回路１２は、電圧ＶＤＤとほぼ等しい充
電電圧まで信号ノード１６を充電するために、第１の導
電路が形成され、端子１３から信号ノード１６へ電荷を
導く（以下、詳述するようにインバータ回路１８と電圧
プルアップ回路２２との動作による）。逆に、データ入
力Ａがロジック１の場合、第２のノード・バイアス回路
１４の両ＭＯＳＦＥＴ１４ｎａ，１４ｎｂには順方向バ
イアスが加わり、第１のノード・バイアス回路１２はオ
フされる。この結果、第２の導電路が形成され、電荷は
信号ノード１６から端子１５（例えば、回路のアース）
へ導かれるため、信号ノード１６は電圧ＶＳＳとほぼ等
しい放電電圧まで放電する。
【００１５】一旦信号ノード１６がその充電電圧まで充
電されたり放電電圧まで放電されて、クロック信号ＣＬ
Ｋが不活性状態（ＣＬＫが低）になると、本発明に基づ
いて回路１０の自己反転バイアス動作が始まる。例え
ば、データ入力信号Ａがロジック１でありかつクロック
信号ＣＬＫが活性状態である時、信号ノード１６は放電
電圧（ほぼ電圧ＶＳＳ）まで放電する。クロック信号Ｃ
ＬＫが不活性状態になることにより、わずかな漏れ電
流、即ち電荷が第１のノード・バイアス回路１２のＭＯ
ＳＦＥＴ１２ｐ，１２ｎを通って信号ノード１６に流れ
始める。これにより、ノード１６の電圧は電圧ＶＳＳか
らわずかに上昇する。しかしながら、クロック信号ＣＬ
Ｋが不活性状態においてロジック０であるため、信号ノ
ード１６の電圧が少しでも上昇するとＮ型ＭＯＳＦＥＴ
１２ｎのゲート−ソース間電圧は負の方向に増大する。
これにより、Ｎ型ＭＯＳＦＥＴ１２ｎには逆方向バイア
スが加わり、Ｎ型ＭＯＳＦＥＴ１２ｎを通って電荷がさ
らに漏れることを防いでいる。従って、ノード１６の電
圧は安定し、その電圧の上昇が抑制される。
電されたり放電電圧まで放電されて、クロック信号ＣＬ
Ｋが不活性状態（ＣＬＫが低）になると、本発明に基づ
いて回路１０の自己反転バイアス動作が始まる。例え
ば、データ入力信号Ａがロジック１でありかつクロック
信号ＣＬＫが活性状態である時、信号ノード１６は放電
電圧（ほぼ電圧ＶＳＳ）まで放電する。クロック信号Ｃ
ＬＫが不活性状態になることにより、わずかな漏れ電
流、即ち電荷が第１のノード・バイアス回路１２のＭＯ
ＳＦＥＴ１２ｐ，１２ｎを通って信号ノード１６に流れ
始める。これにより、ノード１６の電圧は電圧ＶＳＳか
らわずかに上昇する。しかしながら、クロック信号ＣＬ
Ｋが不活性状態においてロジック０であるため、信号ノ
ード１６の電圧が少しでも上昇するとＮ型ＭＯＳＦＥＴ
１２ｎのゲート−ソース間電圧は負の方向に増大する。
これにより、Ｎ型ＭＯＳＦＥＴ１２ｎには逆方向バイア
スが加わり、Ｎ型ＭＯＳＦＥＴ１２ｎを通って電荷がさ
らに漏れることを防いでいる。従って、ノード１６の電
圧は安定し、その電圧の上昇が抑制される。
【００１６】信号ノード１６の電圧は、出力ノード２０
における出力ロジック信号Ｑを提供するためにインバー
タ回路１８によって、一時的に記憶される（buffered）
とともに反転される。また、出力ノード２０の出力ロジ
ック信号Ｑは電圧プルアップ回路２２を駆動するために
使用される。図４から明らかなように、データ入力信号
Ａがロジック１（及びクロック信号が活性状態）である
時、信号ノード１６の電圧はほぼ電圧ＶＳＳ（即ち、信
号Ｑ* はロジック０）と等しくなるとともに、出力ロジ
ック信号Ｑは第１の出力ロジック信号としてのロジック
１となる。ゆえに、電圧プルアップ回路２２のＰ型ＭＯ
ＳＦＥＴ２２ｐａ，ｐｂは共にオフされ、上述したよう
に第１のノード・バイアス回路１２におけるＮ型ＭＯＳ
ＦＥＴ１２ｎの逆方向バイアス動作により、ノード１６
の電圧はほぼ電圧ＶＳＳまで低下する。オフとなってい
る電圧プルアップ回路２２、即ちＰ型ＭＯＳＦＥＴ２２
ｐａ，２２ｂを通って漏れるいかなる電荷の電位も、以
下に述べる漏れ電流の方向制御技術によって実質的に取
り除かれる。
における出力ロジック信号Ｑを提供するためにインバー
タ回路１８によって、一時的に記憶される（buffered）
とともに反転される。また、出力ノード２０の出力ロジ
ック信号Ｑは電圧プルアップ回路２２を駆動するために
使用される。図４から明らかなように、データ入力信号
Ａがロジック１（及びクロック信号が活性状態）である
時、信号ノード１６の電圧はほぼ電圧ＶＳＳ（即ち、信
号Ｑ* はロジック０）と等しくなるとともに、出力ロジ
ック信号Ｑは第１の出力ロジック信号としてのロジック
１となる。ゆえに、電圧プルアップ回路２２のＰ型ＭＯ
ＳＦＥＴ２２ｐａ，ｐｂは共にオフされ、上述したよう
に第１のノード・バイアス回路１２におけるＮ型ＭＯＳ
ＦＥＴ１２ｎの逆方向バイアス動作により、ノード１６
の電圧はほぼ電圧ＶＳＳまで低下する。オフとなってい
る電圧プルアップ回路２２、即ちＰ型ＭＯＳＦＥＴ２２
ｐａ，２２ｂを通って漏れるいかなる電荷の電位も、以
下に述べる漏れ電流の方向制御技術によって実質的に取
り除かれる。
【００１７】逆に、データ入力信号Ａがロジック０（か
つクロック信号ＣＬＫが活性状態）である時、信号ノー
ド１６の電圧はほぼ電圧ＶＤＤ（即ち、信号Ｑ* はロジ
ック１）に等しくなり出力信号Ｑは第２の出力ロジック
信号としてのロジック０となる。その結果、電圧プルア
ップ回路のＰ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共に
オンされる（Ｎ型ＭＯＳＦＥＴ２２ｎはオフされる）。
これにより、電圧ＶＤＤとほぼ等しいプルアップ電圧が
ノード１６に印加される。従って、ノード１６から第２
のノード・バイアス回路１４のオフとなっているＮ型Ｍ
ＯＳＦＥＴ１４ｎａ，１４ｎｂを通って漏れ出ようとす
る全ての電荷は、電圧プルアップ回路２２によって再び
補充される。
つクロック信号ＣＬＫが活性状態）である時、信号ノー
ド１６の電圧はほぼ電圧ＶＤＤ（即ち、信号Ｑ* はロジ
ック１）に等しくなり出力信号Ｑは第２の出力ロジック
信号としてのロジック０となる。その結果、電圧プルア
ップ回路のＰ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共に
オンされる（Ｎ型ＭＯＳＦＥＴ２２ｎはオフされる）。
これにより、電圧ＶＤＤとほぼ等しいプルアップ電圧が
ノード１６に印加される。従って、ノード１６から第２
のノード・バイアス回路１４のオフとなっているＮ型Ｍ
ＯＳＦＥＴ１４ｎａ，１４ｎｂを通って漏れ出ようとす
る全ての電荷は、電圧プルアップ回路２２によって再び
補充される。
【００１８】図４に示すように、電圧プルアップ回路２
２の全てのＭＯＳＦＥＴ２２ｎ，２２ｐａ，２２ｐｂの
ゲート端子は、帰還ロジック信号Ｑを受信するために同
じノードに接続されている。Ｐ型ＭＯＳＦＥＴ２２ｐ
ａ，２２ｐｂは端子１３と信号ノード１６との間にトー
テムポール型に接続され、第１のＰ型ＭＯＳＦＥＴ２２
ｐａのソース端子は端子１３に接続され、第２のＰ型Ｍ
ＯＳＦＥＴ２２ｐｂのドレイン端子は信号ノード１６に
接続されている。Ｎ型ＭＯＳＦＥＴ２２ｎのソース端子
は端子１５に接続され、ドレイン端子は第１及び第２の
Ｐ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂのドレイン端子及
びソース端子のそれぞれに接続されている。
２の全てのＭＯＳＦＥＴ２２ｎ，２２ｐａ，２２ｐｂの
ゲート端子は、帰還ロジック信号Ｑを受信するために同
じノードに接続されている。Ｐ型ＭＯＳＦＥＴ２２ｐ
ａ，２２ｐｂは端子１３と信号ノード１６との間にトー
テムポール型に接続され、第１のＰ型ＭＯＳＦＥＴ２２
ｐａのソース端子は端子１３に接続され、第２のＰ型Ｍ
ＯＳＦＥＴ２２ｐｂのドレイン端子は信号ノード１６に
接続されている。Ｎ型ＭＯＳＦＥＴ２２ｎのソース端子
は端子１５に接続され、ドレイン端子は第１及び第２の
Ｐ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂのドレイン端子及
びソース端子のそれぞれに接続されている。
【００１９】帰還ロジック信号Ｑがロジック０である
時、両Ｐ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共にオン
され、Ｎ型ＭＯＳＦＥＴ２２ｎはオフされる。そのた
め、Ｎ型ＭＯＳＦＥＴ２２ｎに影響を与えることなく、
オンとなっているＰ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂ
を介してプルアップ電圧はノード１６に印加される。逆
に、帰還ロジック信号Ｑがロジック１である時、両Ｐ型
ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共にオフされ、Ｎ型
ＭＯＳＦＥＴ２２ｎはオンされる。そのため、プルアッ
プ電圧はノード１６には印加されない。しかしながら、
Ｎ型ＭＯＳＦＥＴ２２ｎのゲート端子におけるロジック
１の信号Ｑと、Ｎ型ＭＯＳＦＥＴ２２ｎのソース端子に
おける電圧ＶＳＳとによりＮ型ＭＯＳＦＥＴ２２ｎには
バイアスが印加される。従って、オフとなっている第１
のＰ型ＭＯＳＦＥＴ２２ｐａは非導通であるがわずか
に”漏れ”を有するチャネルを伴うとともに、Ｎ型ＭＯ
ＳＦＥＴ２２ｎのチャネルが導通し、そのチャネルは全
ての漏れ電流（ＩLEAK）のための漏れ電流路２４を形成
する。その漏れ電流（ＩLEAK）は別の経路でノード１６
へ流れ込むことにより、ほぼ電圧ＶＳＳであるノード１
６における電圧の上昇を招く。さらに、Ｎ型ＭＯＳＦＥ
Ｔ２２ｎはオンとなっており、そのゲート端子にロジッ
ク１の信号Ｑが入力されているため、Ｐ型ＭＯＳＦＥＴ
２２ｐｂには大きな逆方向バイアスが印加される。これ
により、微弱な漏れ電流を除く全ての漏れ電流がＰ型Ｍ
ＯＳＦＥＴ２２ｐｂを通ってノード１６へ流れることを
防いでいる。（そのような漏れ電流の方向制御技術によ
り、ノード１６へ漏れる電流の量を数マイクロ・アンペ
アから数ピコ・アンペア又はそれ未満に減少させること
がコンピュータ・シミュレーションで判明している。） 図５に基づいて、上述した図４の回路の動作を説明す
る。図５に示すように、例えばクロック信号ＣＬＫが活
性状態の時、出力ロジック信号Ｑはデータ入力信号Ａに
追従する。逆に、クロック信号ＣＬＫが不活性状態の
時、クロック信号ＣＬＫが直前の活性状態であった時の
データ入力信号Ａのレベルに基づき、出力ロジック信号
Ｑはそのレベルで維持される。
時、両Ｐ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共にオン
され、Ｎ型ＭＯＳＦＥＴ２２ｎはオフされる。そのた
め、Ｎ型ＭＯＳＦＥＴ２２ｎに影響を与えることなく、
オンとなっているＰ型ＭＯＳＦＥＴ２２ｐａ，２２ｐｂ
を介してプルアップ電圧はノード１６に印加される。逆
に、帰還ロジック信号Ｑがロジック１である時、両Ｐ型
ＭＯＳＦＥＴ２２ｐａ，２２ｐｂは共にオフされ、Ｎ型
ＭＯＳＦＥＴ２２ｎはオンされる。そのため、プルアッ
プ電圧はノード１６には印加されない。しかしながら、
Ｎ型ＭＯＳＦＥＴ２２ｎのゲート端子におけるロジック
１の信号Ｑと、Ｎ型ＭＯＳＦＥＴ２２ｎのソース端子に
おける電圧ＶＳＳとによりＮ型ＭＯＳＦＥＴ２２ｎには
バイアスが印加される。従って、オフとなっている第１
のＰ型ＭＯＳＦＥＴ２２ｐａは非導通であるがわずか
に”漏れ”を有するチャネルを伴うとともに、Ｎ型ＭＯ
ＳＦＥＴ２２ｎのチャネルが導通し、そのチャネルは全
ての漏れ電流（ＩLEAK）のための漏れ電流路２４を形成
する。その漏れ電流（ＩLEAK）は別の経路でノード１６
へ流れ込むことにより、ほぼ電圧ＶＳＳであるノード１
６における電圧の上昇を招く。さらに、Ｎ型ＭＯＳＦＥ
Ｔ２２ｎはオンとなっており、そのゲート端子にロジッ
ク１の信号Ｑが入力されているため、Ｐ型ＭＯＳＦＥＴ
２２ｐｂには大きな逆方向バイアスが印加される。これ
により、微弱な漏れ電流を除く全ての漏れ電流がＰ型Ｍ
ＯＳＦＥＴ２２ｐｂを通ってノード１６へ流れることを
防いでいる。（そのような漏れ電流の方向制御技術によ
り、ノード１６へ漏れる電流の量を数マイクロ・アンペ
アから数ピコ・アンペア又はそれ未満に減少させること
がコンピュータ・シミュレーションで判明している。） 図５に基づいて、上述した図４の回路の動作を説明す
る。図５に示すように、例えばクロック信号ＣＬＫが活
性状態の時、出力ロジック信号Ｑはデータ入力信号Ａに
追従する。逆に、クロック信号ＣＬＫが不活性状態の
時、クロック信号ＣＬＫが直前の活性状態であった時の
データ入力信号Ａのレベルに基づき、出力ロジック信号
Ｑはそのレベルで維持される。
【００２０】図６に示すように、ダイナミック単相クロ
ック動作インバータ・ラッチ１０ａは本発明の別の実施
形態に基づいて具体化され、その回路１０ａは出力信号
Ｑ*を直接ノード１６から受信している。この回路１０
ａは出力信号Ｑ* がインバータ回路１８ａを通過しない
ため時間遅れを生じず、出力信号Ｑ* を即座に受信でき
るという効果を奏する。又、この回路１０ａによれば、
他の回路とのインターフェイスを必要とする出力ノード
をＭＯＳＦＥＴ素子が駆動する必要がないことから、イ
ンバータ回路１８ａのＭＯＳＦＥＴ素子をより小型化す
ることができる。
ック動作インバータ・ラッチ１０ａは本発明の別の実施
形態に基づいて具体化され、その回路１０ａは出力信号
Ｑ*を直接ノード１６から受信している。この回路１０
ａは出力信号Ｑ* がインバータ回路１８ａを通過しない
ため時間遅れを生じず、出力信号Ｑ* を即座に受信でき
るという効果を奏する。又、この回路１０ａによれば、
他の回路とのインターフェイスを必要とする出力ノード
をＭＯＳＦＥＴ素子が駆動する必要がないことから、イ
ンバータ回路１８ａのＭＯＳＦＥＴ素子をより小型化す
ることができる。
【００２１】図７に示すように、クロック信号ＣＬＫが
活性状態の時、出力信号Ｑ* はデータ入力信号Ａを反転
させたものとなる。逆に、クロック信号ＣＬＫが不活性
状態の時、クロック信号ＣＬＫが直前の活性状態であっ
た時のデータ入力信号Ａのレベルに基づいて、出力信号
Ｑ* はそのレベルに維持される。
活性状態の時、出力信号Ｑ* はデータ入力信号Ａを反転
させたものとなる。逆に、クロック信号ＣＬＫが不活性
状態の時、クロック信号ＣＬＫが直前の活性状態であっ
た時のデータ入力信号Ａのレベルに基づいて、出力信号
Ｑ* はそのレベルに維持される。
【００２２】図８に示すように、ダイナミック単相クロ
ック動作インバータ・ラッチ１０ｂは本発明の別の実施
形態に基づいて具体化され、その回路１０ｂは電圧プル
アップ回路２２がより優れた効果を奏するように改良さ
れてインバータ回路２２ｂを構成している（上述した漏
れ電流の方向を制御する構造も有している）。
ック動作インバータ・ラッチ１０ｂは本発明の別の実施
形態に基づいて具体化され、その回路１０ｂは電圧プル
アップ回路２２がより優れた効果を奏するように改良さ
れてインバータ回路２２ｂを構成している（上述した漏
れ電流の方向を制御する構造も有している）。
【００２３】図９に示すように、クロック信号ＣＬＫが
活性状態である時、出力信号Ｑ* はデータ入力信号Ａを
反転させたものとなる。逆に、クロック信号ＣＬＫが不
活性状態である時、クロック信号ＣＬＫが直前の活性状
態であった時のデータ入力信号Ａのレベルに基づいて、
出力信号Ｑ* はそのレベルに維持される。（図９に示す
ように、図８のラッチ１０ｂでは、図６のラッチ１０ａ
よりも出力信号Ｑ* の低レベルが電圧ＶＳＳにさらに近
くなっている。） 図１０に示すように、ダイナミック単相クロック動作イ
ンバータ・ラッチ３０は本発明の別の実施形態に基づい
て具体化され、その回路３０は図４のラッチ１０のＰ型
ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴで、Ｎ型ＭＯＳＦＥＴ
をＰ型ＭＯＳＦＥＴで適切に置き換え、上記したように
負ロジックで動作するように構成したものである（図８
の動作に類似したノード・バイアス回路３２，３４、ダ
イナミック単一ノード３６、インバータ回路３８及び電
圧プルダウン回路４２を提供するため）。ここで、Ｐ型
ＭＯＳＦＥＴ３２ｐａは第１のＭＯＳＦＥＴ、Ｐ型ＭＯ
ＳＦＥＴ３２ｐｂは第２のＭＯＳＦＥＴ、Ｐ型ＭＯＳＦ
ＥＴ３４ｐは第３のＭＯＳＦＥＴを構成している。従っ
て、クロック信号ＣＬＫ* は活性の低状態及び不活性の
高状態となり、このラッチは図８について前述した説明
に基づいて動作する。
活性状態である時、出力信号Ｑ* はデータ入力信号Ａを
反転させたものとなる。逆に、クロック信号ＣＬＫが不
活性状態である時、クロック信号ＣＬＫが直前の活性状
態であった時のデータ入力信号Ａのレベルに基づいて、
出力信号Ｑ* はそのレベルに維持される。（図９に示す
ように、図８のラッチ１０ｂでは、図６のラッチ１０ａ
よりも出力信号Ｑ* の低レベルが電圧ＶＳＳにさらに近
くなっている。） 図１０に示すように、ダイナミック単相クロック動作イ
ンバータ・ラッチ３０は本発明の別の実施形態に基づい
て具体化され、その回路３０は図４のラッチ１０のＰ型
ＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴで、Ｎ型ＭＯＳＦＥＴ
をＰ型ＭＯＳＦＥＴで適切に置き換え、上記したように
負ロジックで動作するように構成したものである（図８
の動作に類似したノード・バイアス回路３２，３４、ダ
イナミック単一ノード３６、インバータ回路３８及び電
圧プルダウン回路４２を提供するため）。ここで、Ｐ型
ＭＯＳＦＥＴ３２ｐａは第１のＭＯＳＦＥＴ、Ｐ型ＭＯ
ＳＦＥＴ３２ｐｂは第２のＭＯＳＦＥＴ、Ｐ型ＭＯＳＦ
ＥＴ３４ｐは第３のＭＯＳＦＥＴを構成している。従っ
て、クロック信号ＣＬＫ* は活性の低状態及び不活性の
高状態となり、このラッチは図８について前述した説明
に基づいて動作する。
【００２４】図１１に示すように、クロック信号ＣＬＫ
が活性状態の時、出力ロジック信号Ｑはデータ入力信号
Ａに追従する。逆に、クロック信号ＣＬＫが不活性状態
の時、クロック信号ＣＬＫが直前の活性状態であった時
のデータ入力信号Ａのレベルに基づいて、出力ロジック
信号Ｑはそのレベルに維持される。
が活性状態の時、出力ロジック信号Ｑはデータ入力信号
Ａに追従する。逆に、クロック信号ＣＬＫが不活性状態
の時、クロック信号ＣＬＫが直前の活性状態であった時
のデータ入力信号Ａのレベルに基づいて、出力ロジック
信号Ｑはそのレベルに維持される。
【００２５】図１２に示すように、図１０のラッチ３０
はダイナミック単相クロック動作インバータ・ラッチ３
０ａを提供するように改良され、その回路３０ａは出力
信号Ｑ* を直接ダイナミック信号ノード３６から受信し
ている。図６のラッチ１０ａの説明において上述したよ
うに、この回路３０ａは出力信号Ｑ* がインバータ回路
３８ａを通過しないないため時間遅れを生じず、出力信
号Ｑ* を即座に受信できるという効果を奏する。又、こ
の回路３０ａによれば、他の回路とのインターフェイス
を必要とする出力ノードをＭＯＳＦＥＴ素子が駆動する
必要がないことから、インバータ回路３８ａのＭＯＳＦ
ＥＴ素子をより小型化することができる。
はダイナミック単相クロック動作インバータ・ラッチ３
０ａを提供するように改良され、その回路３０ａは出力
信号Ｑ* を直接ダイナミック信号ノード３６から受信し
ている。図６のラッチ１０ａの説明において上述したよ
うに、この回路３０ａは出力信号Ｑ* がインバータ回路
３８ａを通過しないないため時間遅れを生じず、出力信
号Ｑ* を即座に受信できるという効果を奏する。又、こ
の回路３０ａによれば、他の回路とのインターフェイス
を必要とする出力ノードをＭＯＳＦＥＴ素子が駆動する
必要がないことから、インバータ回路３８ａのＭＯＳＦ
ＥＴ素子をより小型化することができる。
【００２６】図１３に示すように、クロック信号ＣＬＫ
が活性状態の時、出力信号Ｑ* はデータ入力信号Ａを反
転させたものとなる。逆に、クロック信号ＣＬＫが不活
性状態の時、クロック信号ＣＬＫが直前の活性状態であ
った時のデータ入力信号Ａのレベルに基づいて、出力信
号Ｑ* はそのレベルに維持される。
が活性状態の時、出力信号Ｑ* はデータ入力信号Ａを反
転させたものとなる。逆に、クロック信号ＣＬＫが不活
性状態の時、クロック信号ＣＬＫが直前の活性状態であ
った時のデータ入力信号Ａのレベルに基づいて、出力信
号Ｑ* はそのレベルに維持される。
【００２７】図１４に示すように、本発明の別の実施形
態に基づくダイナミック単相クロック動作増幅回路は、
出力信号ノード１６ａに接続された２つのノード・バイ
アス回路１２ａ，１４ａ、インバータ回路１８ａ及び電
圧プルアップ回路２２ａ／２２ｂを有している。この回
路の動作は、一般的に図４の回路１０の説明に基づいて
いる。しかしながら、データ入力信号Ａを処理するため
に用いられた単一のＭＯＳＦＥＴ１２ｐ，１４ｎａに代
えて、マルチビット入力信号ＤＡＴＡを処理するため
に、より複雑なＰロジック分岐回路（P-logic subcircu
it）１２ｐａ、Ｎロジック分岐回路（N-logic subcircu
it）１４ｎａａが使用される。従って、この論理増幅回
路によって行われる論理関数は、広く公知となっている
設計理論に基づいて望ましいように選択される。
態に基づくダイナミック単相クロック動作増幅回路は、
出力信号ノード１６ａに接続された２つのノード・バイ
アス回路１２ａ，１４ａ、インバータ回路１８ａ及び電
圧プルアップ回路２２ａ／２２ｂを有している。この回
路の動作は、一般的に図４の回路１０の説明に基づいて
いる。しかしながら、データ入力信号Ａを処理するため
に用いられた単一のＭＯＳＦＥＴ１２ｐ，１４ｎａに代
えて、マルチビット入力信号ＤＡＴＡを処理するため
に、より複雑なＰロジック分岐回路（P-logic subcircu
it）１２ｐａ、Ｎロジック分岐回路（N-logic subcircu
it）１４ｎａａが使用される。従って、この論理増幅回
路によって行われる論理関数は、広く公知となっている
設計理論に基づいて望ましいように選択される。
【００２８】図１５に示すように、例えば図１０の一般
的な論理増幅回路に基づく２入力のＮＡＮＤゲート回路
が構成される。マルチビット入力信号ＤＡＴＡはロジッ
ク信号Ａ，Ｂを有する。その信号Ａ，Ｂは、論理的にＰ
ロジック分岐回路１２ｐｂ及びＮロジック分岐回路ｎｂ
をそれぞれ構成するＰ型ＭＯＳＦＥＴ素子とＮ型ＭＯＳ
ＦＥＴ素子とにおいてＮＡＮＤ動作を行う。図１６に示
すように、本発明に基づき漏れ電流を減少させたダイナ
ミック単相クロック動作インバータ・ラッチ（例えば、
図４の回路１０）は、集積回路（ＩＣ）１００内に集積
化された時、最も効果を発揮できる。上述の説明に基づ
いて、ＩＣ１００はしきい値電圧を低くしたトランジス
タを有する多くのダイナミック回路１０を集積化して設
計される。そのため、低い電源電圧（例えば、３ボルト
未満）の使用により消費電力の抑制という効果を最大に
得ることができるとともに、データ格納ノードへ流れる
漏れ電流と、そのノードから流れる漏れ電流とによって
生じる動作不良の確率を最小にできる。また、最大動作
周波数の低下を最小限にとどめ、対雑音性を向上させる
ことができる。例えば、コンピュータ２００中にそのよ
うな多くのＩＣ１００を統合することにより、そのシス
テムが必要とする供給電力（例えば、出力電力レベル、
フィルタリング等）及びシステムが必要とする冷却能力
（例えば、ファンのサイズ、ヒートシンクの容量、数量
及びサイズ、空気フィルタ等）に余裕ができるため、よ
り軽く、より冷却能力のあるシステムとなる。加えて、
ＩＣ１００は３．５ボルト未満の電源電圧でも動作し、
上記の効果を得ることができる。
的な論理増幅回路に基づく２入力のＮＡＮＤゲート回路
が構成される。マルチビット入力信号ＤＡＴＡはロジッ
ク信号Ａ，Ｂを有する。その信号Ａ，Ｂは、論理的にＰ
ロジック分岐回路１２ｐｂ及びＮロジック分岐回路ｎｂ
をそれぞれ構成するＰ型ＭＯＳＦＥＴ素子とＮ型ＭＯＳ
ＦＥＴ素子とにおいてＮＡＮＤ動作を行う。図１６に示
すように、本発明に基づき漏れ電流を減少させたダイナ
ミック単相クロック動作インバータ・ラッチ（例えば、
図４の回路１０）は、集積回路（ＩＣ）１００内に集積
化された時、最も効果を発揮できる。上述の説明に基づ
いて、ＩＣ１００はしきい値電圧を低くしたトランジス
タを有する多くのダイナミック回路１０を集積化して設
計される。そのため、低い電源電圧（例えば、３ボルト
未満）の使用により消費電力の抑制という効果を最大に
得ることができるとともに、データ格納ノードへ流れる
漏れ電流と、そのノードから流れる漏れ電流とによって
生じる動作不良の確率を最小にできる。また、最大動作
周波数の低下を最小限にとどめ、対雑音性を向上させる
ことができる。例えば、コンピュータ２００中にそのよ
うな多くのＩＣ１００を統合することにより、そのシス
テムが必要とする供給電力（例えば、出力電力レベル、
フィルタリング等）及びシステムが必要とする冷却能力
（例えば、ファンのサイズ、ヒートシンクの容量、数量
及びサイズ、空気フィルタ等）に余裕ができるため、よ
り軽く、より冷却能力のあるシステムとなる。加えて、
ＩＣ１００は３．５ボルト未満の電源電圧でも動作し、
上記の効果を得ることができる。
【００２９】この発明の構造及び動作方法において、こ
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
【００３０】
【発明の効果】本発明によれば、ダイナミック単相クロ
ック動作は低いしきい値電圧を有するトランジスタを備
えることにより実質的に電荷漏れを伴うことなく、非常
に低い電源電圧で動作する。そのため、低い電源電圧の
使用による電力の低減を最大限に得ることができるとと
もに、データ格納ノードへの漏れ電荷又はそのノードか
らの漏れ電荷によって生じるデータ損失に起因する動作
不良の確率を最小にし、最大周波数の低下を最小とし対
雑音性を改善することができる。
ック動作は低いしきい値電圧を有するトランジスタを備
えることにより実質的に電荷漏れを伴うことなく、非常
に低い電源電圧で動作する。そのため、低い電源電圧の
使用による電力の低減を最大限に得ることができるとと
もに、データ格納ノードへの漏れ電荷又はそのノードか
らの漏れ電荷によって生じるデータ損失に起因する動作
不良の確率を最小にし、最大周波数の低下を最小とし対
雑音性を改善することができる。
【図１】 従来のダイナミック単相クロック動作インバ
ータ・ラッチを示す概略回路図。
ータ・ラッチを示す概略回路図。
【図２】 図１の回路におけるクロック、入力及び出力
信号の電圧対時間の関係を示す図。
信号の電圧対時間の関係を示す図。
【図３】 従来のしきい値電圧のＭＯＳＦＥＴを低い電
源電圧で動作させた場合であって、図１の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
源電圧で動作させた場合であって、図１の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
【図４】 本発明の一実施形態に基づく漏れ電荷を減少
させたダイナミック単相クロック動作インバータ・ラッ
チを示す概略回路図。
させたダイナミック単相クロック動作インバータ・ラッ
チを示す概略回路図。
【図５】 従来のしきい値電圧のＭＯＳＦＥＴを低い電
源電圧で動作させた場合であって、図４の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
源電圧で動作させた場合であって、図４の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
【図６】 本発明の別の実施形態に基づく漏れ電荷を減
少させたダイナミック単相クロック動作インバータ・ラ
ッチを示す概略回路図。
少させたダイナミック単相クロック動作インバータ・ラ
ッチを示す概略回路図。
【図７】 図６の回路におけるクロック、入力及び出力
信号の電圧対時間の関係を示す図。
信号の電圧対時間の関係を示す図。
【図８】 本発明の別の実施形態に基づく漏れ電荷を減
少させたダイナミック単相クロック動作インバータ・ラ
ッチを示す概略回路図。
少させたダイナミック単相クロック動作インバータ・ラ
ッチを示す概略回路図。
【図９】 図８の回路におけるクロック、入力及び出力
信号の電圧対時間の関係を示す図。
信号の電圧対時間の関係を示す図。
【図１０】 本発明の別の実施形態に基づく漏れ電荷を
減少させたダイナミック単相クロック動作インバータ・
ラッチを示す概略回路図。
減少させたダイナミック単相クロック動作インバータ・
ラッチを示す概略回路図。
【図１１】 図１０の回路におけるクロック、入力及び
出力信号の電圧対時間の関係を示す図。
出力信号の電圧対時間の関係を示す図。
【図１２】 本発明の別の実施形態に基づく漏れ電荷を
減少させたダイナミック単相クロック動作インバータ・
ラッチを示す概略回路図。
減少させたダイナミック単相クロック動作インバータ・
ラッチを示す概略回路図。
【図１３】 図１２の回路におけるクロック、入力及び
出力信号の電圧対時間の関係を示す図。
出力信号の電圧対時間の関係を示す図。
【図１４】 本発明の別の実施形態に基づく漏れ電荷を
減少させたダイナミック単相クロック動作論理増幅回路
における概略回路図。
減少させたダイナミック単相クロック動作論理増幅回路
における概略回路図。
【図１５】 図１４のダイナミック単相クロック動作論
理増幅回路における一般的な概略回路図。
理増幅回路における一般的な概略回路図。
【図１６】 コンピュータ内に配置された集積回路内に
本発明の漏れ電荷を減少させたダイナミック単相クロッ
ク動作インバータ・ラッチを統合した図。
本発明の漏れ電荷を減少させたダイナミック単相クロッ
ク動作インバータ・ラッチを統合した図。
１０，１０ａ，１０ｂ，３０，３０ｂ…ダイナミック単
相クロック動作インバータ・ラッチ、１２，３２…第１
のノード・バイアス回路、１２ｎ，１４ｎａ，２２ｎ，
３４ｎ…Ｎ型ＭＯＳＦＥＴ（Ｎ型金属酸化膜半導体電界
効果トランジスタ）、１２ｐ，２２ｐａ，２２ｐｂ，３
２ｐａ，３２ｐｂ，３４ｐ…Ｐ型ＭＯＳＦＥＴ（Ｐ型金
属酸化膜半導体電界効果トランジスタ）、１３…端子、
１４，３４…第２のノード・バイアス回路、１５…端
子、１６，１６ａ，１６ｂ，３６…ダイナミック信号ノ
ード、１８，１８ａ，３８，３８ａ…インバータ回路、
２０，４０…出力ノード、２２，２２ａ，２２ｂ…電圧
プルアップ回路、４２，４２ａ…電圧プルダウン回路、
１００…ＩＣ（集積回路）、２００…コンピュータ、Ａ
…データ入力信号、ＣＬＫ…クロック信号、Ｑ…出力ロ
ジック信号、Ｑ* …出力信号、ＶＤＤ…電源電圧、ＶＳ
Ｓ…回路基準電圧。
相クロック動作インバータ・ラッチ、１２，３２…第１
のノード・バイアス回路、１２ｎ，１４ｎａ，２２ｎ，
３４ｎ…Ｎ型ＭＯＳＦＥＴ（Ｎ型金属酸化膜半導体電界
効果トランジスタ）、１２ｐ，２２ｐａ，２２ｐｂ，３
２ｐａ，３２ｐｂ，３４ｐ…Ｐ型ＭＯＳＦＥＴ（Ｐ型金
属酸化膜半導体電界効果トランジスタ）、１３…端子、
１４，３４…第２のノード・バイアス回路、１５…端
子、１６，１６ａ，１６ｂ，３６…ダイナミック信号ノ
ード、１８，１８ａ，３８，３８ａ…インバータ回路、
２０，４０…出力ノード、２２，２２ａ，２２ｂ…電圧
プルアップ回路、４２，４２ａ…電圧プルダウン回路、
１００…ＩＣ（集積回路）、２００…コンピュータ、Ａ
…データ入力信号、ＣＬＫ…クロック信号、Ｑ…出力ロ
ジック信号、Ｑ* …出力信号、ＶＤＤ…電源電圧、ＶＳ
Ｓ…回路基準電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴッドフレイ ポール デスーザ アメリカ合衆国 95112 カリフォルニア 州 サンホセ サウス トゥエルブス ス トリート 298 (72)発明者 ジェームズ エフ．テスタ アメリカ合衆国 94043 カリフォルニア 州 マウンテンビュー ダブリュ．ミドル フィールド 1555 ナンバー１ (72)発明者 ダグラス エイ．レアド アメリカ合衆国 95032 カリフォルニア 州 ロスゲトス サイプレス ウェイ 16981 (72)発明者 ジェームズ ビー．バー アメリカ合衆国 94404 カリフォルニア 州 フォスター シティ リド レーン 938
Claims (37)
- 【請求項１】 複数の電荷を入力し、自身に付随する充
電電圧を有する充電状態まで充電するとともに、前記複
数の電荷を出力し、自身に付随する放電電圧を有する放
電状態まで放電するための信号ノードと、 前記信号ノードに接続され、データ信号と活性クロック
状態及び不活性クロック状態を有するクロック信号とを
受信し、それらの信号に応じて前記活性クロック状態の
間に順方向バイアスが加わり、前記複数の電荷のための
第１の導電路を形成するとともに、さらには前記不活性
クロック状態の間に、前記信号ノードの放電電圧によっ
て部分的に逆方向バイアスが印加される第１のノード・
バイアス回路とからなるダイナミック単相クロック動作
インバータ・ラッチを有する装置。 - 【請求項２】 前記信号ノードに接続されるとともに、
データ信号とクロック信号とを受信し、それらの信号に
応じて前記複数の電荷のための第２の導電路を形成する
第２のノード・バイアス回路をさらに備えた請求項１に
記載のダイナミック単相クロック動作インバータ・ラッ
チを有する装置。 - 【請求項３】 前記第１及び第２のノード・バイアス回
路は、第１及び第２の複数のＭＯＳＦＥＴをそれぞれ有
する請求項２に記載のダイナミック単相クロック動作イ
ンバータ・ラッチを有する装置。 - 【請求項４】 前記第１のノード・バイアス回路は、前
記データ信号を受信するためのＰ型ＭＯＳＦＥＴと、前
記クロック信号を受信するための第１のＮ型ＭＯＳＦＥ
Ｔとを有し、前記第２のノード・バイアス回路は、デー
タ信号を受信するための第２のＮ型ＭＯＳＦＥＴと、前
記クロック信号を受信するための第３のＮ型ＭＯＳＦＥ
Ｔとを有する請求項２に記載のダイナミック単相クロッ
ク動作インバータ・ラッチを有する装置。 - 【請求項５】 前記第１のＮ型ＭＯＳＦＥＴには、さら
に前記不活性状態の間に、前記放電電圧によって逆方向
バイアスが印加される請求項４に記載のダイナミック単
相クロック動作インバータ・ラッチを有する装置。 - 【請求項６】 前記第１のノード・バイアス回路は、前
記データ信号を受信するための第１のＰ型ＭＯＳＦＥＴ
と、前記クロック信号を受信するための第２のＰ型ＭＯ
ＳＦＥＴとを有し、前記第２のノード・バイアス回路
は、前記データ信号を受信するためのＮ型ＭＯＳＦＥＴ
と、前記クロック信号を受信するための第３のＰ型ＭＯ
ＳＦＥＴとを有する請求項２に記載のダイナミック単相
クロック動作インバータ・ラッチを有する装置。 - 【請求項７】 前記第３のＰ型ＭＯＳＦＥＴには、さら
に前記不活性状態の間に、前記放電電圧によって逆方向
バイアスが印加される請求項６に記載のダイナミック単
相クロック動作インバータ・ラッチを有する装置。 - 【請求項８】 前記第１のノード・バイアス回路は、さ
らに前記信号ノードが前記充電状態の間に、前記複数の
電荷のための第２の導電路を形成する請求項１に記載の
ダイナミック単相クロック動作インバータ・ラッチを有
する装置。 - 【請求項９】 前記信号ノードに接続されるとともに、
前記充電電圧及び放電電圧を受信し、それぞれの電圧に
応じて第１及び第２の出力ロジック信号を提供するイン
バータ回路と、 前記インバータ回路及び前記信号ノードに接続されると
ともに、前記第１及び第２の出力ロジック信号を受信
し、それらの信号に応じて前記信号ノードにプルアップ
電圧を提供する電圧プルアップ回路とをさらに備えた請
求項１に記載のダイナミック単相クロック動作インバー
タ・ラッチを有する装置。 - 【請求項１０】 前記信号ノードに接続されるととも
に、前記充電電圧及び放電電圧を受信し、それぞれの電
圧に応じて第１及び第２の出力ロジック信号を提供する
インバータ回路と、 前記インバータ回路及び前記信号ノードに接続されると
ともに、前記第１及び第２の出力ロジック信号を受信
し、それらの信号に応じて前記信号ノードにプルダウン
電圧を提供する電圧プルダウン回路とをさらに備えた請
求項１に記載のダイナミック単相クロック動作インバー
タ・ラッチを有する装置。 - 【請求項１１】 前記ダイナミック単相クロック動作イ
ンバータ・ラッチが集積化された集積回路をさらに含む
請求項１に記載のダイナミック単相クロック動作インバ
ータ・ラッチを有する装置。 - 【請求項１２】 前記ダイナミック単相クロック動作が
統合されたコンピュータをさらに含む請求項１に記載の
ダイナミック単相クロック動作インバータ・ラッチを有
する装置。 - 【請求項１３】 複数の電荷を入力し、自身に付随する
充電電圧を有する充電状態まで充電するとともに、前記
複数の電荷を出力し、自身に付随する放電電圧を有する
放電状態まで放電する信号ノードを提供する工程と、 前記信号ノードに接続され、データ信号と、活性クロッ
ク状態及び不活性クロック状態を有するクロック信号と
を受信し、それらの信号に応じて前記活性クロック状態
の間に順方向バイアスが加わり、前記複数の電荷のため
の第１の導電路を提供するとともに、さらには前記不活
性クロック状態の間に、前記信号ノードの放電電圧によ
って部分的に逆方向バイアスが印加される第１のノード
・バイアス回路を提供する工程とからなるダイナミック
単相クロック動作インバータ・ラッチを有する装置の製
造方法。 - 【請求項１４】 第２のノード・バイアス回路を提供す
る工程をさらに含み、前記第２のノード・バイアス回路
は前記信号ノードに接続されるとともに、データ信号と
クロック信号とを受信し、それらの信号に応じて前記複
数の電荷のための第２の導電路を形成する請求項１３に
記載のダイナミック単相クロック動作インバータ・ラッ
チを有する装置の製造方法。 - 【請求項１５】 前記第１及び第２のノード・バイアス
回路を提供する工程は、第１及び第２の複数のＭＯＳＦ
ＥＴをそれぞれ提供する工程を含む請求項１４に記載の
ダイナミック単相クロック動作インバータ・ラッチを有
する装置の製造方法。 - 【請求項１６】 前記第１のノード・バイアス回路を提
供する工程は、前記データ信号を受信するためのＰ型Ｍ
ＯＳＦＥＴと、前記クロック信号を受信するための第１
のＮ型ＭＯＳＦＥＴとを提供する工程を含み、前記第２
のノード・バイアス回路を提供する工程は、データ信号
を受信するための第２のＮ型ＭＯＳＦＥＴと、前記クロ
ック信号を受信するための第３のＮ型ＭＯＳＦＥＴとを
提供する工程を含む請求項１４に記載のダイナミック単
相クロック動作インバータ・ラッチを有する装置の製造
方法。 - 【請求項１７】 前記第１のノード・バイアス回路を提
供する工程は、さらに前記不活性クロック状態の間に、
前記放電電圧によって逆方向バイアスが印加される第１
のＮ型ＭＯＳＦＥＴを提供する工程を含む請求項１６に
記載のダイナミック単相クロック動作インバータ・ラッ
チを有する装置の製造方法。 - 【請求項１８】 前記第１のノード・バイアス回路を提
供する工程は、前記データ信号を受信するための第１の
Ｐ型ＭＯＳＦＥＴと、前記クロック信号を受信するため
の第２のＰ型ＭＯＳＦＥＴとを提供する工程を含み、前
記第２のノード・バイアス回路を提供する工程は、前記
データ信号を受信するための第１のＰ型ＭＯＳＦＥＴ
と、前記クロック信号を受信するための第２のＰ型ＭＯ
ＳＦＥＴとを提供する工程を含む請求項１４に記載のダ
イナミック単相クロック動作インバータ・ラッチを有す
る装置の製造方法。 - 【請求項１９】 前記第１のノード・バイアス回路を提
供する工程は、さらに前記不活性クロック状態の間に、
前記放電電圧によって逆方向バイアスが印加される第３
のＰ型ＭＯＳＦＥＴを提供する工程を含む請求項１８に
記載のダイナミック単相クロック動作インバータ・ラッ
チを有する装置の製造方法。 - 【請求項２０】 前記第１のノード・バイアス回路は、
さらに前記信号ノードが前記充電状態の間に、前記複数
の電荷のための第２の導電路を提供する請求項１３に記
載のダイナミック単相クロック動作インバータ・ラッチ
を有する装置の製造方法。 - 【請求項２１】 インバータ回路と電圧プルアップ回路
とを提供する工程をさらに含み、前記インバータ回路は
前記信号ノードに接続されるとともに、前記充電電圧及
び放電電圧を受信し、それぞれの電圧に応じて第１及び
第２の出力ロジック信号を提供し、 前記電圧プルアップ回路は前記インバータ回路及び前記
信号ノードに接続されるとともに、前記第１及び第２の
出力ロジック信号を受信し、それらの信号に応じて前記
信号ノードにプルアップ電圧を提供する請求項１３に記
載のダイナミック単相クロック動作インバータ・ラッチ
を有する装置の製造方法。 - 【請求項２２】 インバータ回路と電圧プルダウン回路
とを提供する工程をさらに含み、前記インバータ回路は
前記信号ノードに接続されるとともに、前記充電電圧及
び放電電圧を受信し、それぞれの電圧に応じて第１及び
第２の出力ロジック信号を提供し、 前記電圧プルダウン回路は前記インバータ回路及び前記
信号ノードに接続されるとともに、前記第１及び第２の
出力ロジック信号を受信し、それらの信号に応じて前記
信号ノードにプルダウン電圧を提供する請求項１３に記
載のダイナミック単相クロック動作インバータ・ラッチ
を有する装置の製造方法。 - 【請求項２３】 前記ダイナミック単相クロック動作イ
ンバータ・ラッチが内部に集積化される集積回路を提供
する工程をさらに含む請求項１３に記載のダイナミック
単相クロック動作インバータ・ラッチを有する装置の製
造方法。 - 【請求項２４】 前記ダイナミック単相クロック動作イ
ンバータ・ラッチが内部に統合されるコンピュータを提
供する工程をさらに含む請求項１３に記載のダイナミッ
ク単相クロック動作インバータ・ラッチを有する装置の
製造方法。 - 【請求項２５】 データ信号と活性クロック状態及び不
活性クロック状態を有するクロック信号とを受信し、そ
れらの信号に応じて前記活性クロック状態の間に、複数
の電荷のための第１の導電路を形成するために第１のノ
ード・バイアス回路に順方向バイアスを印加し、 自身に付随する充電電圧を有する充電状態まで、前記複
数の電荷を前記第１の導電路を介して導いて前記信号ノ
ードを充電し、 自身に付随する放電電圧を有する放電状態まで、前記複
数の電荷を前記信号ノードから前記第２の導電路を介し
て導いて前記信号ノードを放電し、 前記不活性クロック状態の間に、前記信号ノードの放電
電圧によって前記第１のノード・バイアス回路を部分的
に逆方向バイアスを印加する単相クロックに基づきデー
タ・ビットを動的に反転及びラッチングする方法。 - 【請求項２６】 データ信号とクロック信号とを受信
し、それらの信号に応じて、前記活性クロック状態の間
に複数の電荷のための第１の導電路を形成するために、
第１のノード・バイアス回路を順方向バイアスとする請
求項２５に記載の単相クロックに基づきデータ・ビット
を動的に反転及びラッチングする方法。 - 【請求項２７】 データ信号と、活性クロック状態及び
不活性クロック状態を有するクロック信号とを受信し、
それらの信号に応じて、前記活性クロック状態の間に第
１のノード・バイアス回路に順方向バイアスを印加する
工程は、前記データ信号と前記クロック信号とを受信
し、それらの信号に応じて第１の複数のＭＯＳＦＥＴを
順方向バイアスとする工程を含み、前記データ信号と前
記クロック信号とを受信し、それらの信号に応じて、前
記活性クロック状態の間に第２のノード・バイアス回路
を順方向バイアスとする工程は、前記データ信号と前記
クロック信号を受信し、それらの信号に応じて第２の複
数のＭＯＳＦＥＴを順方向バイアスとする工程を含む請
求項２６に記載の単相クロックに基づきデータ・ビット
を動的に反転及びラッチングする方法。 - 【請求項２８】 データ信号と活性クロック状態及び不
活性クロック状態を有するクロック信号とを受信し、そ
れらの信号に応じて、前記活性クロック状態の間に第１
のノード・バイアス回路に順方向バイアスを印加する工
程は、 第１のＰ型ＭＯＳＦＥＴにより前記データ信号を受信す
る工程と、 第１のＮ型ＭＯＳＦＥＴにより前記クロック信号を受信
する工程と、 前記データ信号及び前記クロック信号に基づいて前記第
１のＰ型ＭＯＳＦＥＴ及び前記第１のＮ型ＭＯＳＦＥＴ
により前記第１の導電路を形成する工程とを含み、 データ信号とクロック信号とを受信し、それらの信号に
応じて、前記活性クロック状態の間に第２のノード・バ
イアス回路を順方向バイアスとする工程は、 第２のＮ型ＭＯＳＦＥＴにより前記データ信号を受信す
る工程と、 第３のＮ型ＭＯＳＦＥＴにより前記クロック信号を受信
する工程と、 前記データ信号及び前記クロック信号に基づいて前記第
２及び第３のＮ型ＭＯＳＦＥＴにより前記第２の導電路
を形成する工程とを含む請求項２６に記載の単相クロッ
クに基づきデータ・ビットを動的に反転及びラッチング
する方法。 - 【請求項２９】 データ信号と活性クロック状態及び不
活性クロック状態を有するクロック信号とを受信し、そ
れらの信号に応じて、前記活性クロック状態の間に第１
のノード・バイアス回路に順方向バイアスを印加する工
程は、前記不活性状態の間に前記信号ノードの放電電圧
により前記第１のＮ型ＭＯＳＦＥＴを逆方向バイアスを
印加する工程を含む請求項２８に記載の単相クロックに
基づきデータ・ビットを動的に反転及びラッチングする
方法。 - 【請求項３０】 データ信号と活性クロック状態及び不
活性クロック状態を有するクロック信号とを受信し、そ
れらの信号に応じて、前記活性クロック状態の間に第１
のノード・バイアス回路に順方向バイアスを印加する工
程は、 第１のＰ型ＭＯＳＦＥＴにより前記データ信号を受信す
る工程と、 第２のＰ型ＭＯＳＦＥＴにより前記クロック信号を受信
する工程と、 前記データ信号及び前記クロック信号に基づいて前記第
１及び第２のＰ型ＭＯＳＦＥＴにより前記第１の導電路
を形成する工程とを含み、 データ信号とクロック信号とを受信し、それらの信号に
応じて、前記活性クロック状態の間に第２のノード・バ
イアス回路を順方向バイアスとする工程は、 Ｎ型ＭＯＳＦＥＴにより前記データ信号を受信する工程
と、 第３のＰ型ＭＯＳＦＥＴにより前記クロック信号を受信
する工程と、 前記データ信号及び前記クロック信号に基づいて前記Ｎ
型ＭＯＳＦＥＴ及び前記第３のＮ型ＭＯＳＦＥＴにより
前記第２の導電路を形成する工程とを含む請求項２６に
記載の単相クロックに基づきデータ・ビットを動的に反
転及びラッチングする方法。 - 【請求項３１】 データ信号と活性クロック状態及び不
活性クロック状態を有するクロック信号とを受信し、そ
れらの信号に応じて、前記活性クロック状態の間に第１
のノード・バイアス回路に順方向バイアスを印加する工
程は、前記不活性状態の間に前記信号ノードの放電電圧
により前記第１のＰ型ＭＯＳＦＥＴに逆方向バイアスを
印加する工程を含む請求項３０に記載の単相クロックに
基づきデータ・ビットを動的に反転及びラッチングする
方法。 - 【請求項３２】 前記信号ノードが前記充電状態の間
に、第２の導電路を介して別の複数の電荷を前記信号ノ
ードへ導く工程をさらに含む請求項２５に記載の単相ク
ロックに基づきデータ・ビットを動的に反転及びラッチ
ングする方法。 - 【請求項３３】 前記充電電圧及び放電電圧を受信し、
それぞれの電圧に応じて第１及び第２の出力ロジック信
号を提供する工程と、 第１及び第２の出力ロジック信号を受信し、それらの信
号に応じて前記信号ノードにプルアップ電圧を提供する
工程とをさらに含む請求項２５に記載の単相クロックに
基づきデータ・ビットを動的に反転及びラッチングする
方法。 - 【請求項３４】 前記充電電圧及び放電電圧を受信し、
それぞれの電圧に応じて第１及び第２の出力ロジック信
号を提供する工程と、 第１及び第２の出力ロジック信号を受信し、それらの信
号に応じて前記信号ノードにプルダウン電圧を提供する
工程とをさらに含む請求項２５に記載の単相クロックに
基づきデータ・ビットを動的に反転及びラッチングする
方法。 - 【請求項３５】 上記の工程を集積回路内で実行する工
程をさらに含む請求項２５に記載の単相クロックに基づ
きデータ・ビットを動的に反転及びラッチングする方
法。 - 【請求項３６】 上記工程をコンピュータ内で実行する
工程をさらに含む請求項２５に記載の単相クロックに基
づきデータ・ビットを動的に反転及びラッチングする方
法。 - 【請求項３７】 ３．５ボルト未満の電源電圧で動作す
る複数の低電力ＭＯＳ素子を有するダイナミック単相ク
ロック動作インバータ・ラッチを備えた装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35772294A | 1994-12-16 | 1994-12-16 | |
| US08/357722 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237083A true JPH08237083A (ja) | 1996-09-13 |
Family
ID=23406754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7329195A Pending JPH08237083A (ja) | 1994-12-16 | 1995-12-18 | ダイナミック単相クロック動作インバータ・ラッチを有する装置及びその装置の製造方法並びに信号の処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08237083A (ja) |
| KR (1) | KR960027336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
| KR100924341B1 (ko) * | 2007-06-28 | 2009-10-30 | 주식회사 하이닉스반도체 | 래치 회로 |
| CN111865291A (zh) * | 2020-07-08 | 2020-10-30 | 上海华虹宏力半导体制造有限公司 | 一种抗双节点翻转的锁存器 |
-
1995
- 1995-12-13 KR KR1019950049096A patent/KR960027336A/ko not_active Application Discontinuation
- 1995-12-18 JP JP7329195A patent/JPH08237083A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446589B2 (en) | 2003-08-13 | 2008-11-04 | Fujitsu Limited | Pulse generation circuit |
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