JPH0786910A

JPH0786910A - 出力駆動回路

Info

Publication number: JPH0786910A
Application number: JP5225822A
Authority: JP
Inventors: Koichi Yokomizo; 幸一横溝; Tsunetaka Ishimasa; 恒宇石政
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-09-10
Filing date: 1993-09-10
Publication date: 1995-03-31

Abstract

(57)【要約】【目的】安い製造コストで、負荷が電源電圧を越える
ような電圧でバイアスされた場合における負荷から電源
への電流の流込みを阻止する。【構成】ドレイン端子とサブストレート端子が出力端
子１６に接続され、ソース端子がＰＭＯＳ・ＭＰ１１を
介して電源端子に接続されたＰＭＯＳ・ＭＰ１２と、ド
レイン端子とサブストレート端子が出力端子１６に接続
され、ソース端子がＰＭＯＳ・ＭＰ１２のゲート端子に
接続され、ゲート端子が電源端子に接続されたＰＭＯＳ
・ＭＰ１３と、ＮＭＯＳ・ＭＰ１３，１４からなり、Ｐ
ＭＯＳ・ＭＰ１２のゲート端子と接地端子１８との間に
挿入され、出力イネーブル状態ではオン状態とされ、出
力ディスエーブル状態ではオフ状態されるスイッチ手段
が付加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、ＣＭＯＳ集
積回路上に形成され、オフチップ・バス線を駆動する出
力駆動回路に関する。

【０００２】

【従来の技術】近年、ＣＭＯＳ集積回路においては、集
積度の向上及び動作速度の高速化の目的から微細加工技
術の向上が図られている。これにより、ゲート長が０．
５μｍのＭＯＳ・ＦＥＴを集積化したものが実用化され
ている。

【０００３】この種の微細加工されたＣＭＯＳ集積回路
においては、供給する電源電圧を従来の５Ｖから３．３
Ｖもしくは３Ｖにする必要がある。その理由の一つは、
ゲート長が短く、かつ、ゲート酸化膜が薄いＭＯＳ・Ｆ
ＥＴのホットキャリアによる特性劣化とゲート酸化膜の
破壊を防ぎ、信頼性を確保するためである。

【０００４】この種のＣＭＯＳ集積回路上に形成され、
出力端子に接続されたオフチップ・バス線を駆動する出
力駆動回路としては、例えば、図２に示すような回路が
ある。この回路の論理動作は図３の真理値表で示され
る。

【０００５】図２において、Ｉ２１は公知のＣＭＯＳイ
ンバータであり、ＡＤ２１は公知のＣＭＯＳアンド回路
であり、ＯＲ２１は公知のＣＭＯＳオア回路である。

【０００６】また、ＭＰ２１はＰチャネルエンハンスメ
ント型ＭＯＳ・ＦＥＴ（以下、「ＰＥＭＯＳ」とい
う。）であり、ＭＮ２１はＮチャネルエンハンスメント
型ＭＯＳＦＥＴ（以下、「ＮＥＭＯＳ」という。）であ
る。

【０００７】さらに、２１はデータ入力端子であり、２
２は出力イネーブル用入力端子であり、２６は出力端
子、２７は電源端子であり、２８は接地端子である。出
力端子２６は、オフチップ・バス線２９に接続される。

【０００８】上記構成においては、オフチップバス線２
９を駆動する出力イネーブル状態においては、出力イネ
ーブル用信号ｅｎ＊（＊はロウアクティブを示す）が
“０”レベルに設定される。これにより、この場合は、
入力信号ｉｎのレベルに基づいて、ＰＥＭＯＳ・ＭＰ２
１、ＮＥＭＯＳ・ＭＮ２１のいずれか一方がオン状態に
設定され、他方がオフ状態に設定される。その結果、入
力信号ｉｎのレベルに基づいて、出力端子２６のレベル
が変化し、オフチップ・バス線２９の駆動がなされる。

【０００９】これに対し、オフチップバス線２９を駆動
しない出力ディスエーブル状態においては、出力イネー
ブル用信号ｅｎ＊が“１”レベルに設定される。これに
より、この場合は、ＰＥＭＯＳ・ＭＰ２１とＮＥＭＯＳ
・ＭＮ２１はいずれもオフ状態に設定される。その結
果、回路の出力インピーダンスがハイインピーダンス
（Ｈｉ−Ｚ）に設定され、回路がオフチップ・バス線２
９から切り離される。

【００１０】ところで、図２の出力駆動回路がゲート長
０．５μのＭＯＳ・ＦＥＴで構成される場合、この回路
は、前述したように、３Ｖもしくは３．３Ｖの電源電圧
で使用する必要がある。

【００１１】しかし、オフチップ・バス線２９に接続さ
れるその他の周辺の集積回路は、必ずしも、３Ｖもしく
は３．３Ｖの電源電圧で使用されるとは限らない。その
理由は、例えば、この周辺の集積回路が不揮発性メモリ
を含む集積回路やアナログ回路を含む集積回路である場
合、これらの電源電圧を５Ｖより低くすることが技術的
に困難だからである。また、この周辺の集積回路が電源
電圧を５Ｖ以下に設定することが容易な回路であって
も、各種の事情から、設計変更することなく、既存状態
のまま使用されることがあるからである。

【００１２】電源電圧が３．３Ｖの集積回路の出力端子
と５Ｖの集積回路の出力端子が同じオフチップ・バス線
２９に接続されると、電源電圧が３．３Ｖの集積回路の
出力駆動回路が図２のような構成である場合、次のよう
な問題が生じる。

【００１３】すなわち、オフチップ・バス線２９は、複
数の集積回路の出力駆動回路により択一的に駆動され
る。したがって、図２の出力駆動回路が出力ディスエー
ブル状態にある場合、オフチップ・バス線２９は、電源
電圧が５Ｖの集積回路の出力駆動回路により駆動される
ことがある。

【００１４】このような場合、図２の出力駆動回路のＰ
ＥＭＯＳ・ＭＰ２１においては、出力端子２６を介して
オフチップ・バス線２９に接続されたドレイン端子の電
位が５Ｖとなり、ソース端子と、サブストレート端子
と、ゲート端子の電位はいずれも３．３Ｖとなる。

【００１５】このような状態においては、一般に、ＰＥ
ＭＯＳのスレッショルド電圧Ｖｔｐが−０．３Ｖ〜−
０．８Ｖであるため、ＰＥＭＯＳの所定の動作により、
ＰＥＭＯＳ・ＭＰ２１がオン状態となってしまう。ま
た、ＰＥＭＯＳ・ＭＰ２１のドレイン端子のＰ型拡散層
とサブストレート端子のＮウェル層により形成されるＰ
Ｎダイオードが順方向にバイアスされる。以上から、オ
フチップ・バス線２９からＰＥＭＯＳ・ＭＰ２１を介し
て電源２７に、大量のリーク電流が流れ、チップの発熱
量が著しく増加する。

【００１６】また、オフチップ・バス線２９が５Ｖにバ
イアスされると、ＮＥＭＯＳ・ＭＮ２１のゲート−ドレ
イン間電圧Ｖｄｇとドレイン−ソース間電圧Ｖｄｓが５
Ｖとなる。これにより、このＮＥＭＯＳ・ＭＮ２１のゲ
ート酸化膜が破壊されたり、ホットキャリアによる特性
劣化が引き起こされたりする。

【００１７】このような問題を解決するために、従来、
「Y. Wada et al., 「HighReliable Process. Insensit
ive 3.3V-5V Interface Circuit 」, 1992Symposium on
VLSI Circuits Digest of Technical Papers, pp.90-9
1, Fig.2」（以下、「文献」という。）に記載される出
力駆動回路が開発されている。

【００１８】図４は、この出力駆動回路の構成を示す回
路図である。なお、図４において、図２と同一部には、
同一符号を付し、詳細な説明を省略する。

【００１９】図４の出力駆動回路は、図２の出力駆動回
路において、ＰＥＭＯＳ・ＭＰ２１と出力端子２６との
間に、Ｎチャネルデプレッション型ＭＯＳＦＥＴ（以
下、「ＮＤＭＯＳ」という。）・ＭＤ４１を挿入し、Ｎ
ＥＭＯＳ・ＭＮ２１と出力端子２６との間に、ＮＥＭＯ
Ｓ・ＭＮ４１を挿入したものである。なお、ＮＤＭＯＳ
・ＭＤ４１とＮＥＭＯＳ・ＭＮ４１のゲート端子は電源
端子２７に接続されている。

【００２０】このような構成によれば、出力端子２６が
５Ｖにバイアスされても、ＮＤＭＯＳ・ＭＤ４１の所定
の動作により、ノード４１の電位は、電源電圧Ｖdd（＝
３．３Ｖ）＋０．３Ｖに保たれる。これにより、ＰＥＭ
ＯＳ・ＭＰ２１はオフ状態に維持される。また、そのド
レイン−サブストレート間に形成されるＰＮダイオード
もビルトイン電圧Ｖｂ（約０．７Ｖ）以上には順バイア
スされないため、オフ状態となる。その結果、オフチッ
プ・バス線２９からＰＥＭＯＳ・ＭＰ２１を介して電源
端子２７に大量の電流が流れることがないので、チップ
の発熱量が著しく増加してしまうことを防止することが
できる。

【００２１】また、常時オン状態にあるＮＥＭＯＳ・Ｍ
Ｎ４１を挿入したことにより、ＮＥＭＯＳ・ＭＮ４１と
ＭＮ２１それぞれのドレイン−ゲート間電圧Ｖdg及びド
レイン−ソース間電圧Ｖdsが３．３Ｖ以上にバイアスさ
れることはない。これにより、ＮＥＭＯＳ・ＭＮ２１の
ゲート酸化膜が破壊されたり、ホットキャリアにより特
性が劣化してしまうことを防止することができる。

【００２２】

【発明が解決しようとする課題】以上述べたように、従
来の出力駆動回路は、ＰＥＭＯＳ・ＭＰ２１と出力端子
２６との間に、ＮＤＭＯＳ・ＭＤ４１を挿入することに
より、オフチップバス線２９が電源電圧より高い電圧に
バイアスされた場合におけるチップの発熱を防止するよ
うになっている。

【００２３】また、出力端子２６とＮＥＭＯＳ・ＭＮ２
１との間に、ＮＥＭＯＳ・ＭＮ４１を挿入することによ
り、ＮＥＭＯＳ・ＭＮ２１のゲート酸化膜の破壊やホッ
トキャリアによる特性劣化を防止するようになってい
る。

【００２４】しかしながら、ディプレッション型ＭＯＳ
・ＦＥＴにより、チップの発熱を防止する構成では、新
たに、このＦＥＴを製造するための技術を開発する必要
がある。また、これを製造するためのデバイスプロセス
を、エンハンスメント型ＭＯＳ・ＦＥＴを製造するため
の既存のデバイスプロセスに追加する必要がある。これ
により、従来の出力駆動回路では、リーク電流によるチ
ップの発熱を防止することができる反面、製造コストが
高くなるという問題があった。

【００２５】そこで、この発明は、安い製造コストで、
負荷が電源電圧より高い電圧でバイアスされた場合にお
けるリーク電流によるチップの発熱を防止することが可
能な出力駆動回路を提供することを目的とする。

【００２６】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、出力端子と電源端子との間に挿入され
た第１のスイッチ手段と、出力端子と基準電位端子との
間に挿入された第２のスイッチ手段とを備えた出力駆動
回路において、ドレイン端子とサブストレート端子が出
力端子に接続され、ソース端子が第１のスイッチ手段を
介して電源端子に接続された第１のエンハンスメント型
ＭＯＳ・ＦＥＴと、ドレイン端子とサブストレート端子
が出力端子に接続され、ソース端子が第１のエンハンス
メント型ＭＯＳ・ＦＥＴのゲート端子に接続され、ゲー
ト端子が電源端子に接続された第２のエンハンスメント
ＭＯＳ・ＦＥＴと、第１のエンハンスメント型ＭＯＳ・
ＦＥＴのゲート端子と基準電位端子との間に挿入された
第３のスイッチ手段とを設けるようにしたものである。

【００２７】

【作用】出力イネーブル状態においては、第３のスイッ
チ手段がオン状態に設定される。これにより、第１のエ
ンハンスメントＭＯＳ・ＦＥＴのゲート電位が基準電位
に設定される。このような状態において、第１のスイッ
チ手段がオン状態に設定されると、第１のエンハンスメ
ントＭＯＳ・ＦＥＴのソース電圧が電源電圧に設定され
る。これにより、この第１のエンハンスメント型ＭＯＳ
・ＦＥＴがオン状態に設定され、出力端子は、第１のス
イッチ手段と第１のエンハンスメントＭＯＳ・ＦＥＴを
介して充電される。一方、第２のスイッチ手段がオン状
態に設定されると、出力端子は、第２のスイッチ手段を
介して放電される。

【００２８】出力ディスエーブル状態においては、第３
のスイッチ手段がオフ状態に設定される。このような状
態において、出力端子の電位が電源電圧を越えると、第
２のエンハンスメント型ＭＯＳ・ＦＥＴがオン状態にな
る。これにより、第１のエンハンメント型ＭＯＳ・ＦＥ
Ｔがオフ状態に設定される。したがって、出力端子の電
位が電源電圧を越えても、出力端子から電源に大量のリ
ーク電流が流れることはない。

【００２９】

【実施例】以下、図面を参照しながら、この発明の実施
例を詳細に説明する。

【００３０】図１は、この発明の一実施例の構成を示す
回路図である。なお、図１は、この発明を、Ｐ型半導体
基板上に形成された集積回路上の出力駆動回路に適用す
る場合を示す。

【００３１】図において、１１は、所定の入力信号ｉｎ
が供給されるデータ入力端子である。このデータ入力端
子１１は、ＣＭＯＳオア回路ＯＲ１１の第１の入力端子
とＣＭＯＳアンド回路ＡＤ１１の第１の入力端子に接続
されている。

【００３２】１２は、出力イネーブル信号ｅｎ＊が供給
される出力イネーブル用入力端子である。この出力イネ
ーブル用入力端子１２は、前記ＣＭＯＳオア回路ＯＲ１
１の第２の入力端子に接続されるとともに、ＣＭＯＳイ
ンバータＩ１１を介して前記ＣＭＯＳアンド回路ＡＤ１
１の第２の入力端子に接続されている。

【００３３】以上の構成は、図２に示すものと同一であ
る。この場合、図１の端子１１，１２は、図２の端子２
１，２２に相当し、ノード１３，１４，１５はノード２
３，２４，２５に相当し、オア回路ＯＲ１１，アンド回
路ＡＤ１１，インバータＩ１１は、それぞれ、図２のオ
ア回路ＯＲ２１、アンドＡＤ２１，インバータＩ２１に
相当する。

【００３４】前記オア回路ＯＲ１１の出力端子は、ＰＥ
ＭＯＳ・ＭＰ１１のゲート端子に接続され、アンド回路
ＡＤ１１の出力端子は、ＮＥＭＯＳ・ＭＮ１１のゲート
端子に接続されている。

【００３５】前記ＰＥＭＯＳ・ＭＰ１１のソース端子と
サブストレート端子は電源端子１７に接続され、ドレイ
ン端子は、ノード１ｂにて、ＰＥＭＯＳ・ＭＰ１２のソ
ース端子に接続されている。このＰＥＭＯＳ・ＭＰ１２
のドレイン端子とサブストレート端子は出力端子１６に
接続されている。

【００３６】前記ＮＥＭＯＳ・ＭＮ１１のソース端子
は、接地端子１８に接続され、ドレイン端子は、ノード
１ｃにて、ＮＥＭＯＳ・ＭＮ１２のソース端子に接続さ
れている。このＮＥＭＯＳ・ＭＮ１２のドレイン端子は
出力端子１６に接続され、ゲート端子は電源端子１７に
接続されている。

【００３７】ＰＥＭＯＳ・ＭＰ１３のドレイン端子とサ
ブストレート端子は出力端子１６に接続され、ゲート端
子は電源端子１７に接続され、ソース端子は、ノード１
ａにて、ＰＥＭＯＳ・ＭＰ１２のゲート端子に接続され
ている。

【００３８】ノード１ａには、さらに、ＮＥＭＯＳ・Ｍ
Ｎ１４のドレイン端子が接続されている。このＮＥＭＯ
Ｓ・ＭＮ１４のゲート端子は電源端子１７に接続され、
ソース端子は、ノード１ｄにて、ＮＥＭＯＳ・ＭＮ１３
のドレイン端子に接続されている。このＮＥＭＯＳ・Ｍ
Ｎ１３のゲート端子は、前記ＣＭＯＳインバータＩ１１
の出力端子に接続され、ソース端子は接地端子１８に接
続されている。

【００３９】前記ＮＥＭＯＳ・ＭＮ１１，１２，１３，
１４のサブストレート端子は、接地端子１８に接続され
ている。出力端子１６には、オフチップ・バス線１９が
接続されている。電源端子１７には３．３Ｖの電源電圧
が印加され、接地端子１８には０Ｖの接地電圧が印加さ
れている。

【００４０】なお、図１には、本回路の動作原理を説明
するために必要なＰＮ接合ダイオードＤ１１も併せて記
している。このＰＮ接合ダイオードＤ１１は、ＰＥＭＯ
Ｓ・ＭＰ１２のソース端子（ノード１ｂ）のＰ拡散層と
サブストレート端子のＮウェル層との接合部に、ＰＥＭ
ＯＳの構造上、形成されるものである。

【００４１】上記構成において、動作を説明する。

【００４２】まず、図５を参照しながら、オフチップ・
バス線１９を駆動する出力イネーブルモードにおける動
作を説明する。なお、図５は、このモードにおける各部
の動作波形を示す図である。

【００４３】この出力イネーブルモードにおいては、出
力イネーブル用入力端子１２が“０”レベル（接地電圧
０Ｖ）に設定される。これにより、ＣＭＯＳインバータ
Ｉ１１の出力レベル、すなわち、ノード１３のレベルは
“１”レベル（電源電圧３．３Ｖ）となる。

【００４４】このような状態において、図５の時間ｔ＝
ｔ0 においては、データ入力端子１１のレベルが“０”
レベルであるため、ノード１４，１５のレベルが“０”
レベルとなる。これにより、ＰＥＭＯＳ・ＭＰ１１はオ
ン状態となり、ＮＥＭＯＳ・ＭＮ１１はオフ状態とな
る。その結果、ノード１ｂの電位は“１”レベルの３．
３Ｖとなる。これにより、出力端子１６の電位は、３．
３Ｖ−Ｖｂとなる。ここで、ＶｂはＰＮ接合ダイオード
Ｄ１１のビルトイン電圧で、約０．７Ｖである。

【００４５】ただし、この場合、ＮＥＭＯＳ・ＭＮ１
３，ＭＮ１４はオン状態、ＰＥＭＯＳ・ＭＰ１３はオフ
状態であるため、ノード１ａの電位は“０”レベルの０
Ｖとなる。これにより、ＰＥＭＯＳ・ＭＰ１２がオン状
態となる。その結果、出力端子１６の電位は、結局、ノ
ード１ｂと同じ“１”レベルの３．３Ｖとされる。

【００４６】次に、ｔ＝ｔ1 において、データ入力端子
１１のレベルが“０”レベルから“１”レベルになる
と、ノード１４，１５のレベルは、“１”レベルとな
る。これにより、ＰＥＭＯＳ・ＭＰ１１がオフ状態とな
るため、電源端子１７と出力端子１６の間の電流経路は
断ち切られる。

【００４７】一方、この場合、ＮＥＭＯＳ・ＭＮ１１は
オン状態となり、しかも、ＮＥＭＯＳ・ＭＮ１２は、常
時、オン状態であるため、出力端子１６と接地端子１８
との間に電流経路が形成される。これにより、出力端子
１６の電位は、“０”レベルの０Ｖとなる。

【００４８】このとき、ノード１ｂの電位は、ＰＮ接合
ダイオードＤ１１のビルトイン電圧Ｖｂ以下まで下げら
れる。この間、ＮＥＭＯＳ・ＭＮ１３，ＭＮ１４はオン
状態にあり、ＰＥＭＯＳ・ＭＰ１３はオフ状態にあるた
め、ノード１ａの電位は、ほぼ０Ｖに保たれる。

【００４９】次に、ｔ＝ｔ2 において、データ入力端子
１１のレベルが“１”レベルから“０”レベルになる
と、ノード１４，１５のレベルが“０”レベルとなる。
これにより、ＮＥＭＯＳ・ＭＮ１１はオフ状態となり、
ＰＥＭＯＳ・ＭＰ１１はオン状態となる。その結果、ノ
ード１ｂの電位は、ＰＥＭＯＳ・ＭＰ１１により、３．
３Ｖへ充電され始める。

【００５０】一方、このとき、ＰＥＭＯＳ・ＭＰ１２
は、そのサブストレート端子及びゲート端子の電位がい
ずれも０Ｖであるため、電流チャネルが形成されず、オ
フ状態のままである。しかし、このとき、ノード１ｂが
３．３Ｖに充電され始めるため、ＰＮ接合ダイオードＤ
１１がビルトイン電圧Ｖｂ以上に順バイアスされること
になる。その結果、出力端子１６は、ＰＮ接合ダイオー
ドＤ１１により、３．３Ｖ−Ｖｂ＝２．６Ｖまで充電さ
れる。

【００５１】ＰＮ接合ダイオードＤ１１により、出力端
子１６が充電され始めることにより、ＰＥＭＯＳ・ＭＰ
１２のサブストレート端子の電位が上昇し、このＰＥＭ
ＯＳ・ＭＰ１２がオン状態となる。これにより、出力端
子１６の電位が２．６Ｖになるまでは、この出力端子１
６は、ＰＥＭＯＳ・ＭＰ１１を介して、ＰＥＭＯＳ・Ｍ
Ｐ１２とＰＮ接合ダイオードＤ１１の両方で充電され
る。

【００５２】出力端子１６が２．６Ｖまで充電される
と、ＰＮ接合ダイオードＤ１１による出力端子１６の充
電はなされなくなる。しかし、このとき、ＰＥＭＯＳ・
ＭＰ１２がオン状態であるため、出力端子１６は、ＰＥ
ＭＯＳ・ＭＰ１２により、３．３Ｖの“１”レベルまで
充電される。

【００５３】なお、図５には、出力端子１６が０Ｖから
３．３Ｖまで充電される過程を説明するために、ＰＥＭ
ＯＳ・ＭＰ１１，ＭＰ１２のドレイン電流波形とＰＮ接
合ダイオードＤ１１の順方向電流波形を併せて示してい
る。

【００５４】以上の説明から、図１の出力駆動回路は、
出力イネーブル状態においては、データ入力端子１１の
レベルが“０”レベルのときは、出力端子１６のレベル
が“１”レベルとなり、“１”レベルのときは、“０”
レベルとなるようなインバート・タイプの出力駆動回路
として動作することがわかる。

【００５５】次に、オフチップバス線１９を駆動しない
出力ディスエーブルモードにおける動作、すなわち、出
力インピーダンスをハイインピーダンス（Ｈｉ−Ｚ）に
する場合の動作を説明する。

【００５６】このモードにおいては、出力イネーブル用
入力端子１２のレベルが“１”レベルに設定される。こ
れにより、ノード１３，１５のレベルは、“０”レベル
となり、ノード１４のレベルは“１”レベルとなる。そ
の結果、ＰＥＭＯＳ・ＭＰ１１とＮＥＭＯＳ・ＭＮ１
１，１３は、すべてオフ状態となる。これにより、出力
端子１６は、電源端子１７と接地端子１８に対する全電
流経路を断ち切られるため、回路の出力インピーダンス
がハイインピーダンス（Ｈｉ−Ｚ）状態となる。

【００５７】図２に示す従来回路では、この状態におい
て、オフチップ・バス線２９が電源電圧３．３Ｖよりも
高い電圧にバイアスされると、オフチップ・バス線２９
より、電源端子２７に大量のリーク電流が流れ込み、チ
ップの発熱を招くという問題があった。

【００５８】これに対し、図１の回路では、このような
問題は生じない。以下、これを、図６の特性図を参照し
ながら説明する。なお、図６は、出力ディスエーブル状
態において、出力端子１６に接続されたオフチップ・バ
ス線１９の電圧を０Ｖから５．５Ｖまで変化させたとき
の回路内部の各ノードの挙動を示している。

【００５９】まず、オフチップ・バス線１９の電位が０
〜３．６Ｖ程度である場合は、ＮＥＭＯＳ・ＭＮ１３が
オフ状態で、かつ、ＰＥＭＯＳ・ＭＰ１３がオフ状態で
あるため、ノード１ａは、フローティング状態にある。

【００６０】一方、ＰＥＭＯＳ・ＭＰ１２はオン状態で
ある場合とオフ状態である場合の２通りの場合がある。
しかし、いずれにしろ、ノード１ｂの電位は０〜３．６
Ｖの範囲内にあるため、ＰＥＭＯＳ・ＭＰ１１がオン状
態とはならない。これにより、この場合は、ＰＥＭＯＳ
・ＭＰ１１に、そのオフ電流以上のリーク電流が流れる
ことはない。

【００６１】これに対し、オフチップ・バス線１９の電
位が３．６Ｖより高くなると、ＰＥＭＯＳ・ＭＰ１３が
オン状態となるために、ノード１ａは出力端子１６と同
電位となる。これにより、ＰＥＭＯＳ・ＭＰ１２は、ゲ
ート端子、ドレイン端子、サブストレート端子の電位が
同電位となるために、完全にオフ状態となる。その結
果、出力端子１６と電源端子１７間の電流経路が断ち切
られ、出力端子１６を介して、オフチップ・バス線１９
から電源端子１７へ電流が流れ込むことはない。

【００６２】一方、ノード１ｃの電位は、オフチップ・
バス線１９の電位が０〜５．５Ｖの電圧範囲にあると
き、３．３Ｖ−Ｖth＝２．８Ｖ（ＶthはＮＥＭＯＳのス
レッショルド電圧で、ほぼ０．５Ｖの値を有する）以上
にはならない。これにより、ＮＥＭＯＳ・ＭＮ１１は常
にオフ状態が保たれる。

【００６３】また、図６の特性図より、出力ディスエー
ブルモードにおいて、オフチップ・バス線１９が０〜
５．５Ｖの範囲でバイアスされても、図１のすべてのＭ
ＯＳＦＥＴのドレイン−ソース間電圧Ｖds、ゲート−サ
ブストレート電圧Ｖgb、ゲート−ドレイン間電圧Ｖgd及
びゲート−ソース間電圧Ｖgsは、３．３Ｖ以上にはなら
ず、また、ＭＯＳＦＥＴのオフ電流以上の定常電流は流
されないことが理解される。よって、ゲート酸化膜の破
壊やホットキャリアによる特性劣化といった問題も生じ
ない。

【００６４】以上詳述したこの実施例によれば、次のよ
うな効果が得られる。

【００６５】（１）まず、この実施例によれば、エンハ
ンスメント型ＭＯＳ・ＦＥＴを使って、オフチップバス
線１９が電源電圧より高い電圧にバイアスされた場合に
おける出力端子１６から電源端子１７へのリーク電流を
阻止することができる。

【００６６】これにより、ディプレッション型ＭＯＳ・
ＦＥＴを製造するための技術を開発する必要がなく、ま
た、このＦＥＴを製造するためのデバイスプロセスを、
エンハンスメント型ＭＯＳ・ＦＥＴを製造するための既
存のデバイスプロセスに追加する必要がないので、安い
製造コストで、かつ、短期間で、リーク電流に起因する
チップの発熱量の増加を抑えることができる。

【００６７】（２）また、出力端子１６を充電する場
合、ＰＮ接合ダイオードＤ１１を利用して充電すること
ができるので、これを迅速に充電することができる。

【００６８】図７は、この発明の第２の実施例の構成を
示すブロック図である。

【００６９】先の実施例では、この発明を、Ｐ型半導体
基板上に形成された集積回路上の出力駆動回路に適用す
る場合を説明した。これに対し、この実施例では、この
発明を、Ｎ型半導体基板上に形成された集積回路上の出
力駆動回路に適用する場合を示す。なお、図７におい
て、図１と同一部には、同一符号を付して詳細な説明を
省略する。

【００７０】図７において、図８と異なる点は、ＰＥＭ
ＯＳをＮＥＭＯＳに置き換え、ＮＥＭＯＳをＰＥＭＯＳ
に置き換えた点と、電源電圧として、接地電圧に対して
負となる電圧、例えば、−３．３Ｖを印加するようにし
た点にある。

【００７１】すなわち、図７において、ＮＥＭＯＳ・Ｍ
Ｎ５１，５２，５３は、図１のＰＥＭＯＳ・ＭＰ１１，
１２，１３に相当し、ＰＥＭＯＳ・ＭＰ５１，５２，５
３，５４は、ＮＥＭＯＳ・ＭＮ１１，１２，１３，１４
に相当し、ＰＮ接合ダイオードＤ５１は、ＰＮ接合ダイ
オードＤ１１に相当する。また、電源端子１７には、−
３．３Ｖの電圧が印加される。

【００７２】このような構成においても、ＰＥＭＯＳと
ＮＥＭＯＳが相補的な特性を有する点から、先の実施例
と同様、出力ディスエーブル状態において、オフチップ
バス線１９が電源電圧−３．３Ｖより低い電圧でバイア
スされた場合に、オフチップバス線１９から電源端子１
７へ大量のリーク電流が流れ込んでしまうことを防止す
ることができる。

【００７３】以上、この発明の２つの実施例を詳細に説
明したが、この発明は、上述したような実施例に限定さ
れるものではない。

【００７４】すなわち、この発明は、出力端子と電源端
子との間に挿入された第１のスイッチ手段と、出力端子
と基準端子との間に挿入された第２のスイッチ手段と有
する出力駆動回路において、ドレイン端子とサブストレ
ート端子が出力端子に接続され、ソース端子が第１のス
イッチ手段を介して電源端子に接続された第１のエンハ
ンスメント型ＭＯＳ・ＦＥＴと、ドレイン端子とサブス
トレート端子が出力端子に接続され、ソース端子が第１
のエンハンスメント型ＭＯＳ・ＦＥＴのゲート端子に接
続され、ゲート端子が電源端子に接続された第２のエン
ハンスメント型ＭＯＳ・ＦＥＴと、第１のエンハンスメ
ント型ＭＯＳ・ＦＥＴのゲート端子と基準電位端子の間
に挿入された第３のスイッチ手段を設けたことを特徴と
するものである。

【００７５】したがって、第１、第２，第３のスイッチ
手段の具体的構成については、先の実施例で示したもの
に限定されるものではない。

【００７６】例えば、先の実施例では、第１のスイッチ
手段を、１つのエンハンスメント型ＭＯＳ・ＦＥＴ（図
１のＰＥＭＯＳ・ＭＰ１１、図７のＮＥＭＯＳ・ＭＮ５
１）で構成する場合を説明した。しかし、この発明は、
所定の入力信号に基づいて、オン、オフが制御される構
成であれば、複数のエンハンスメント型ＭＯＳ・ＦＥＴ
で構成するようにしてもよい。

【００７７】また、先の実施例では、第２のスイッチ手
段を２つのエンハンスメント型ＭＯＳ・ＦＥＴ（図１の
ＮＥＭＯＳ・ＭＮ１１，ＭＮ１２、図７のＮＥＭＯＳ・
ＭＮ５１）で構成する場合を説明した。しかし、この発
明は、第１のスイッチ手段がオン状態のときはオフ状態
となり、オフ状態のときはオン状態となるように、オ
ン、オフが制御されるような構成であれば、１つあるい
は３つ以上のエンハンスメント型ＭＯＳ・ＦＥＴで構成
するようにしてもよい。

【００７８】さらに、先の実施例では、第３のスイッチ
手段を２つのエンハンスメント型ＭＯＳ・ＦＥＴ（図１
のＮＥＭＯＳ・ＭＮ１３，ＭＮ１４、図７のＰＥＭＯＳ
・ＭＰ５３，ＭＰ５４）で構成する場合を説明した。し
かし、この発明は、出力イネーブル状態においてはオン
状態に設定され、出力ディスエーブル状態においてはオ
フ状態に設定されるような構成であれば、１つまたは３
つ以上のエンハンスメント型ＭＯＳ・ＦＥＴで構成する
ようにしてもよい。

【００７９】また、先の実施例では、３．３Ｖあるいは
−３．３Ｖの電源電圧と０Ｖの基準電圧を使用する出力
駆動回路にこの発明を適用する場合を説明したが、この
発明は、これ以外の電源電圧と基準電圧を使用する出力
駆動回路にも適用することができる。

【００８０】さらに、先の実施例では、この発明を、ト
ランジスタとしてエンハンスメント型ＭＯＳ・ＦＥＴの
みを含むＣＭＯＳ集積回路の出力駆動回路に適用する場
合を説明したが、この発明は、例えば、エンハンスメン
ト型ＭＯＳ・ＦＥＴとバイポーラトランジスタを含むＢ
ｉＣＭＯＳ（バイポーラＣＭＯＳ）集積回路の出力駆動
回路にも適用することができる。

【００８１】このほかにも、この発明は、その要旨を逸
脱しない範囲で種々様々変形実施可能なことは勿論であ
る。

【００８２】

【発明の効果】以上詳述したようにこの発明によれば、
エンハンスメント型ＭＯＳＦＥＴだけを用いて、負荷が
電源電圧を越えるような電圧でバイアスされた場合にお
ける負荷から電源への電流の流込みを阻止することがで
きる。これにより、デプレッション型ＭＯＳ・ＦＥＴを
製造するための技術の開発する必要がなく、また、これ
を製造するためのデバイスプロセス工程を既存プロセス
工程に追加する必要がないので、安い製造コストで、上
記リーク電流によるチップの発熱を防止することができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例の構成を示す回路図
である。

【図２】従来の出力駆動回路の一例の構成を示す回路
図である。

【図３】図２の動作を説明するための真理値表を示す
図である。

【図４】従来の出力駆動回路の他の例の構成を示す回
路図である。

【図５】第１の実施例の出力イネーブル状態における
動作を示す波形図である。

【図６】第１の実施例の出力ディスエーーブル状態に
おける動作を示す特性図である。

【図７】この発明の第２の実施例の構成を示す回路図
である。

【符号の説明】

１１…データ入力端子１２…出力イネーブル用入力端子１６…出力端子１７…電源端子１８…接地端子１９…オフチップバス線Ｉ１１…ＣＭＯＳインバータＯＲ１１…ＣＭＯＳオア回路ＡＤ１１…ＣＭＯＳアンド回路ＭＰ１１…ＰＥＭＯＳ（第１のスイッチ手段）ＭＰ１２…ＰＥＭＯＳ（第１のエンハンスト型ＭＯＳ・
ＦＥＴ）ＭＰ１３…ＰＥＭＯＳ（第２のエンハンスト型ＭＯＳ・
ＦＥＴ）ＭＮ１１…ＮＥＭＯＳ（第２のスイッチ手段）ＭＮ１２…ＮＥＭＯＳ（第２のスイッチ手段）ＭＮ１３…ＮＥＭＯＳ（第３のスイッチ手段）ＭＮ１４…ＮＥＭＯＳ（第３のスイッチ手段）ＭＮ５１…ＮＥＭＯＳ（第１のスイッチ手段）ＭＮ５２…ＮＥＭＯＳ（第１のエンハンスト型ＭＯＳ・
ＦＥＴ）ＭＮ５３…ＮＥＭＯＳ（第１のエンハンスト型ＭＯＳ・
ＦＥＴ）ＭＰ５１…ＰＥＭＯＳ（第２のスイッチ手段）ＭＰ５２…ＰＥＭＯＳ（第２のスイッチ手段）ＭＰ５３…ＰＥＭＯＳ（第３のスイッチ手段）ＭＰ５４…ＰＥＭＯＳ（第３のスイッチ手段）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/687 19/003 Ｅ 9473−5ＪＨ０３Ｋ 17/687 Ｆ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成され、出力端子に接
続された負荷を駆動する出力イネーブル状態と、この負
荷を駆動しない出力ディスエーブル状態とを有する出力
駆動回路において、前記出力イネーブル状態においては、所定の入力信号に
基づいてオン、オフが制御され、前記出力ディスエーブ
ル状態においては、オフ状態に設定される第１のスイッ
チ手段と、前記出力端子と基準電位端子との間に挿入され、前記出
力イネーブル状態においては、前記第１のスイッチ手段
がオン状態のときはオフ状態となるように、オフ状態の
ときはオン状態となるように、前記所定の入力信号に基
づいてオン、オフが制御され、前記出力ディスエーブル
状態においては、オフ状態に設定される第２のスイッチ
手段と、ドレイン端子とサブストレート端子が前記出力端子に接
続され、ソース端子が前記第１のスイッチ手段を介して
電源端子に接続された第１のエンハンスメント型ＭＯＳ
・ＦＥＴと、ドレイン端子とサブストレート端子が前記出力端子に接
続され、ソース端子が前記第１のエンハンスメント型Ｍ
ＯＳ・ＦＥＴのゲート端子に接続され、ゲート端子が前
記電源端子に接続された第２のエンハンスメント型ＭＯ
Ｓ・ＦＥＴと、前記第１のエンハンスメント型ＭＯＳ・ＦＥＴのゲート
端子と前記基準電位端子との間に挿入され、前記出力イ
ネーブル状態においては、オン状態に設定され、前記出
力ディスエーブル状態においては、オフ状態に設定され
る第３のスイッチ手段とを具備したことを特徴とする出
力駆動回路。
【請求項２】前記半導体基板はＰ型半導体基板であ
り、前記第１，第２のエンハンスメント型ＭＯＳ・ＦＥ
Ｔは、Ｐチャネルエンハンスメント型ＭＯＳ・ＦＥＴで
あり、前記電源端子には、前記基準電位端子に供給され
る電圧に対し、正となる電圧が供給されることを特徴と
する請求項１記載の出力駆動回路。
【請求項３】前記半導体基板はＮ型半導体基板であ
り、前記第１，第２のエンハンスメント型ＭＯＳ・ＦＥ
Ｔは、Ｎチャネルエンハンスメント型ＭＯＳ・ＦＥＴで
あり、前記電源端子には、前記基準電位端子に供給され
る電圧に対し、負となる電圧が供給されることを特徴と
する請求項１記載の出力駆動回路。
【請求項４】前記第１のスイッチ手段は、ゲート端子
を入力端子とする少なくとも１つのエンハンスメント型
ＭＯＳ・ＦＥＴによって構成されることを特徴とする請
求項１記載の出力駆動回路。
【請求項５】前記第２のスイッチ手段は、ゲート端子
を入力端子とする少なくとも１つのエンハンスメント型
ＭＯＳ・ＦＥＴによって構成されることを特徴とする請
求項１記載の出力駆動回路。
【請求項６】前記第３のスイッチ手段は、ゲート端子
を入力端子とする少なくとも１つのエンハンスメント型
ＭＯＳ・ＦＥＴによって構成されることを特徴とする請
求項１記載の出力駆動回路。