JPH10209382A - プルアップ回路及びプルダウン回路 - Google Patents
プルアップ回路及びプルダウン回路Info
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- JPH10209382A JPH10209382A JP9011074A JP1107497A JPH10209382A JP H10209382 A JPH10209382 A JP H10209382A JP 9011074 A JP9011074 A JP 9011074A JP 1107497 A JP1107497 A JP 1107497A JP H10209382 A JPH10209382 A JP H10209382A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】トランジスタの特殊なレイアウト方法の必要性
をなくし、通常の周辺回路部と同等の静電破壊耐性を実
現するプルアップ回路及びプルダウン回路を提供する。 【解決手段】ＮＭＯＳトランジスタのドレインゲート共
通接続点の節点Ａ２にドレインを接続しソース及び基板
電位を電源Ｖｃｃに接続しゲートに供給を受けた制御信
号Ａ１に応答して導通状態に設定されるＰＭＯＳトラン
ジスタＰ２を備える。
をなくし、通常の周辺回路部と同等の静電破壊耐性を実
現するプルアップ回路及びプルダウン回路を提供する。 【解決手段】ＮＭＯＳトランジスタのドレインゲート共
通接続点の節点Ａ２にドレインを接続しソース及び基板
電位を電源Ｖｃｃに接続しゲートに供給を受けた制御信
号Ａ１に応答して導通状態に設定されるＰＭＯＳトラン
ジスタＰ２を備える。
Description
【０００１】
【発明の属する技術分野】本発明はプルアップ回路及び
プルダウン回路に関し、特に半導体装置の内部回路の特
定の節点を所定の電源電圧方向に設定するようプルアッ
プ又はプルダウンするプルアップ回路及びプルダウン回
路に関する。
プルダウン回路に関し、特に半導体装置の内部回路の特
定の節点を所定の電源電圧方向に設定するようプルアッ
プ又はプルダウンするプルアップ回路及びプルダウン回
路に関する。
【０００２】
【従来の技術】半導体装置の内部回路には、所定回路動
作を達成するため特定の節点（ノード）を強制的に正の
所定電位方向に保持するためのプルアップ回路又は負の
所定電位に保持するためのプルダウン回路が設けられて
いるものがある。従来この種の半導体回路のプルアップ
回路は、電流経路の一端（ドレイン又はソースここでは
説明の便宜上ドレイン）とゲートとを共通接続すなわち
ダイオード接続したＮチャネル型ＭＯＳ（ＮＭＯＳ）ト
ランジスタ１個を用い、ドレインを所望電位の正電源に
ソースを上記電位に保持すべき節点に接続していた。ま
た、プルダウン回路は、同様にドレインとゲートとを共
通接続したＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジス
タ１個を用い、ドレインを所望電位の負電源にソースを
上記電位に保持すべきノードに接続していた。
作を達成するため特定の節点（ノード）を強制的に正の
所定電位方向に保持するためのプルアップ回路又は負の
所定電位に保持するためのプルダウン回路が設けられて
いるものがある。従来この種の半導体回路のプルアップ
回路は、電流経路の一端（ドレイン又はソースここでは
説明の便宜上ドレイン）とゲートとを共通接続すなわち
ダイオード接続したＮチャネル型ＭＯＳ（ＮＭＯＳ）ト
ランジスタ１個を用い、ドレインを所望電位の正電源に
ソースを上記電位に保持すべき節点に接続していた。ま
た、プルダウン回路は、同様にドレインとゲートとを共
通接続したＰチャネル型ＭＯＳ（ＰＭＯＳ）トランジス
タ１個を用い、ドレインを所望電位の負電源にソースを
上記電位に保持すべきノードに接続していた。
【０００３】従来のプルアップ回路及びプルダウン回路
（以下一括する場合はプルアップ／プルダウン回路）の
各々の一例をそれぞれ回路図で示す図１２（Ａ），
（Ｂ）を参照すると、まず、従来のプルアップ回路は、
１個のＮＭＯＳトランジスタＮ１を備え、このトランジ
スタＮ１の電流経路の一端（ドレイン又はソース以下説
明の便宜上ドレイン）とゲートとを共通接続して電源電
圧Ｖｃｃに接続し、電流経路の他端（ソース）をプルア
ップノードＯＤに接続し、トランジスタＮ１の基板電位
を接地電位ＧＮＤに接続する。
（以下一括する場合はプルアップ／プルダウン回路）の
各々の一例をそれぞれ回路図で示す図１２（Ａ），
（Ｂ）を参照すると、まず、従来のプルアップ回路は、
１個のＮＭＯＳトランジスタＮ１を備え、このトランジ
スタＮ１の電流経路の一端（ドレイン又はソース以下説
明の便宜上ドレイン）とゲートとを共通接続して電源電
圧Ｖｃｃに接続し、電流経路の他端（ソース）をプルア
ップノードＯＤに接続し、トランジスタＮ１の基板電位
を接地電位ＧＮＤに接続する。
【０００４】このプルアップ回路ではトランジスタＮ１
のバックバイアス効果を考慮したしきい値電圧をＶｔｎ
とするとプルアップノードＯＵに伝達される最大電圧は
（Ｖｃｃ−Ｖｔｎ）となる。したがって、例えばＶｔｎ
＝１Ｖ，Ｖｃｃ＝５Ｖとすると（５−１）＝４Ｖと電源
電圧Ｖｃｃまでプルアップすることは出来ない。しか
し、Ｖｃｃよりも低いプルアップ電圧が必要な場合やプ
ルアップノードにＮＭＯＳトランジスタしか接続出来な
い場合に用いられることが多い。
のバックバイアス効果を考慮したしきい値電圧をＶｔｎ
とするとプルアップノードＯＵに伝達される最大電圧は
（Ｖｃｃ−Ｖｔｎ）となる。したがって、例えばＶｔｎ
＝１Ｖ，Ｖｃｃ＝５Ｖとすると（５−１）＝４Ｖと電源
電圧Ｖｃｃまでプルアップすることは出来ない。しか
し、Ｖｃｃよりも低いプルアップ電圧が必要な場合やプ
ルアップノードにＮＭＯＳトランジスタしか接続出来な
い場合に用いられることが多い。
【０００５】次に、図１２（Ｂ）に示す従来のプルダウ
ン回路は、１個のＰＭＯＳトランジスタＰ１を備え、こ
のトランジスタＰ１の電流経路の一端（ドレイン又はソ
ース以下説明の便宜上ドレイン）とゲートとを共通接続
して接地電位ＧＮＤに接続し、電流経路の他端（ソー
ス）をプルダウンノードＯＤに接続し、トランジスタＰ
１の基板電位を電源電圧Ｖｃｃに接続する。
ン回路は、１個のＰＭＯＳトランジスタＰ１を備え、こ
のトランジスタＰ１の電流経路の一端（ドレイン又はソ
ース以下説明の便宜上ドレイン）とゲートとを共通接続
して接地電位ＧＮＤに接続し、電流経路の他端（ソー
ス）をプルダウンノードＯＤに接続し、トランジスタＰ
１の基板電位を電源電圧Ｖｃｃに接続する。
【０００６】このプルダウン回路でもトランジスタＰ１
のバックバイアス効果を考慮したしきい値電圧をＶｔｐ
とするとプルダウンノードＯＤに伝達される最低電圧は
（ＧＮＤ−Ｖｔｐ）となる。したがって、例えばＶｔｐ
＝−１Ｖ、ＧＮＤ＝０Ｖとすると（０−（−１））＝１
Ｖと０Ｖまでプルダウンすることが出来ない。しかし、
接地電位ＧＮＤよりも高いプルダウン電圧が必要な場合
やプルダウンノードにＰＭＯＳトランジスタしか接続出
来ない場合に用いられることが多い。
のバックバイアス効果を考慮したしきい値電圧をＶｔｐ
とするとプルダウンノードＯＤに伝達される最低電圧は
（ＧＮＤ−Ｖｔｐ）となる。したがって、例えばＶｔｐ
＝−１Ｖ、ＧＮＤ＝０Ｖとすると（０−（−１））＝１
Ｖと０Ｖまでプルダウンすることが出来ない。しかし、
接地電位ＧＮＤよりも高いプルダウン電圧が必要な場合
やプルダウンノードにＰＭＯＳトランジスタしか接続出
来ない場合に用いられることが多い。
【０００７】次に、これらプルアップ及びプルダウン回
路の実際の半導体装置の内部回路における利用例につい
て説明する。
路の実際の半導体装置の内部回路における利用例につい
て説明する。
【０００８】まず、特公平７−５０７７１号公報（文献
１）の第３図記載の従来の第１の半導体装置の回路を回
路図で示す図１３を参照すると、この従来の第１の半導
体装置は、入力パッドＴ１に接続される入力バッファ１
と、出力パッドＴ２に接続される出力バッファ３には電
源電圧として直接電源Ｖｃｃが印加される。一方、内部
セル領域の内部論理回路２には電圧調整用ＮＭＯＳラン
ジスタＮ１で構成するプルアップ回路４を介して内部セ
ル電源線である節点ＯＵに電源電圧を供給することで意
図的に電源電圧を低くし、この内部論理回路２の各トラ
ンジスタのチャネル長を短縮すると共に低電圧動作させ
ることを可能としている。
１）の第３図記載の従来の第１の半導体装置の回路を回
路図で示す図１３を参照すると、この従来の第１の半導
体装置は、入力パッドＴ１に接続される入力バッファ１
と、出力パッドＴ２に接続される出力バッファ３には電
源電圧として直接電源Ｖｃｃが印加される。一方、内部
セル領域の内部論理回路２には電圧調整用ＮＭＯＳラン
ジスタＮ１で構成するプルアップ回路４を介して内部セ
ル電源線である節点ＯＵに電源電圧を供給することで意
図的に電源電圧を低くし、この内部論理回路２の各トラ
ンジスタのチャネル長を短縮すると共に低電圧動作させ
ることを可能としている。
【０００９】次に、特公平７−７７０８０号公報（文献
２）の第３図記載のセンス増幅回路である従来の第２の
半導体装置の回路を回路図で示す図１４を参照すると、
この従来の第２の半導体装置は、ビット線を充電するた
めのＮＭＯＳトランジスタＮ１から成るプルアップ回路
を備える。
２）の第３図記載のセンス増幅回路である従来の第２の
半導体装置の回路を回路図で示す図１４を参照すると、
この従来の第２の半導体装置は、ビット線を充電するた
めのＮＭＯＳトランジスタＮ１から成るプルアップ回路
を備える。
【００１０】次に、特開平８−１０３０７０号公報（文
献３）の第１図及び第４図記載のチャージポンプ回路で
ある従来の第３の半導体装置を回路図で示す図１５
（Ａ），（Ｂ）を参照すると、図１５（Ａ）に示す回路
は、正の高電圧を出力Ｖｐｃｐに発生する周知のチャー
ジポンプ回路であり、節点Ａ１に昇圧初期の電圧を供給
するためにＮＭＯＳトランジスタＮ１が設けられ、この
ＮＭＯＳトランジスタＮ１は節点Ａ１に対するプルアッ
プ回路として機能する。図１５（Ｂ）に示す回路は、負
の高電圧を出力Ｖｎｃｐに発生するチャージポンプ回路
であり、節点Ａ１に昇圧初期の電圧を供給するためにＰ
ＭＯＳトランジスタＰ１が設けられ、このＰＭＯＳトラ
ンジスタＰ１は節点Ａ１に対するプルダウン回路として
機能する。
献３）の第１図及び第４図記載のチャージポンプ回路で
ある従来の第３の半導体装置を回路図で示す図１５
（Ａ），（Ｂ）を参照すると、図１５（Ａ）に示す回路
は、正の高電圧を出力Ｖｐｃｐに発生する周知のチャー
ジポンプ回路であり、節点Ａ１に昇圧初期の電圧を供給
するためにＮＭＯＳトランジスタＮ１が設けられ、この
ＮＭＯＳトランジスタＮ１は節点Ａ１に対するプルアッ
プ回路として機能する。図１５（Ｂ）に示す回路は、負
の高電圧を出力Ｖｎｃｐに発生するチャージポンプ回路
であり、節点Ａ１に昇圧初期の電圧を供給するためにＰ
ＭＯＳトランジスタＰ１が設けられ、このＰＭＯＳトラ
ンジスタＰ１は節点Ａ１に対するプルダウン回路として
機能する。
【００１１】上述した従来のプルアップ／プルダウン回
路は通常使用においては特に問題は発生しないが、電源
電圧Ｖｃｃ又は接地電位ＧＮＤへ静電気等によるサージ
が印加された場合に、これらプルアップ／プルダウン回
路が破壊して半導体装置が機能しなくなる問題が発生す
る。以下、この破壊メカニズムについて説明する。
路は通常使用においては特に問題は発生しないが、電源
電圧Ｖｃｃ又は接地電位ＧＮＤへ静電気等によるサージ
が印加された場合に、これらプルアップ／プルダウン回
路が破壊して半導体装置が機能しなくなる問題が発生す
る。以下、この破壊メカニズムについて説明する。
【００１２】図１２（Ａ）のＮＭＯＳトランジスタＮ１
で構成されたプルアップ回路の第１の構造の例を断面図
で示す図１６（Ａ）を参照すると、この図に示す従来の
プルアップ回路は、Ｐ型半導体基板１００上にＮ型拡散
層領域１０２，１０３が設けられ、その上部に回路絶縁
膜を介して回路電極１０４が設けられる。
で構成されたプルアップ回路の第１の構造の例を断面図
で示す図１６（Ａ）を参照すると、この図に示す従来の
プルアップ回路は、Ｐ型半導体基板１００上にＮ型拡散
層領域１０２，１０３が設けられ、その上部に回路絶縁
膜を介して回路電極１０４が設けられる。
【００１３】このＮ型拡散層領域１０２，１０３とゲー
ト電極１０４により図１２（Ａ）のＮＭＯＳトランジス
タＮ１に対応するプルアップ用のＮＭＯＳトランジスタ
（以下プルアップトランジスタ）が構成され、Ｎ型拡散
層１０２とゲート電極１０４は電源電圧Ｖｃｃに、Ｎ型
拡散層０３はプルアップノードＯＵに接続される。ま
た、プルアップトランジスタに隣接してＰ型半導体基
板、すなわちＮＭＯＳトランジスタＮ１の基板電位を供
給するためのＰ型拡散層１０５が設けられＧＮＤ電位が
供給され、プルアップトランジスタとＰ型拡散層１０５
はフィールド絶縁膜１０１により素子分離される。
ト電極１０４により図１２（Ａ）のＮＭＯＳトランジス
タＮ１に対応するプルアップ用のＮＭＯＳトランジスタ
（以下プルアップトランジスタ）が構成され、Ｎ型拡散
層１０２とゲート電極１０４は電源電圧Ｖｃｃに、Ｎ型
拡散層０３はプルアップノードＯＵに接続される。ま
た、プルアップトランジスタに隣接してＰ型半導体基
板、すなわちＮＭＯＳトランジスタＮ１の基板電位を供
給するためのＰ型拡散層１０５が設けられＧＮＤ電位が
供給され、プルアップトランジスタとＰ型拡散層１０５
はフィールド絶縁膜１０１により素子分離される。
【００１４】次に、トランジスタＮ１で構成されたプル
アップ回路の第２の構造の例を断面図で示す図１６
（Ｂ）を参照すると、この図に示す第２の構造例の第１
の構造例との相違点は、Ｐ型拡散層１０５の代わりに、
ＮＭＯＳトランジスタＮ１に隣接して半導体基板１００
上にＮ型拡散層１０６，１０７及びゲート電極１０８と
から構成される他のＮＭＯＳトランジスタが設けられ、
Ｎ型拡散層０７にはＮＭＯＳトランジスタＮ１のソース
電位ＧＮＤが供給され、プルアップトランジスタＮ１と
他のＮＭＯＳトランジスタはフィールド絶縁膜１０１に
より素子分離されることである。
アップ回路の第２の構造の例を断面図で示す図１６
（Ｂ）を参照すると、この図に示す第２の構造例の第１
の構造例との相違点は、Ｐ型拡散層１０５の代わりに、
ＮＭＯＳトランジスタＮ１に隣接して半導体基板１００
上にＮ型拡散層１０６，１０７及びゲート電極１０８と
から構成される他のＮＭＯＳトランジスタが設けられ、
Ｎ型拡散層０７にはＮＭＯＳトランジスタＮ１のソース
電位ＧＮＤが供給され、プルアップトランジスタＮ１と
他のＮＭＯＳトランジスタはフィールド絶縁膜１０１に
より素子分離されることである。
【００１５】次に、この図１６（Ａ）及び図１６（Ｂ）
の構造において電源電圧Ｖｃｃに通常使用電圧よりも高
電圧のサージが入力した場合の電圧対電流特性示す図１
７を参照して説明すると、まず第１の構造例において、
Ｎ型拡散層１０２の耐電圧Ｖ１を越える電圧Ｖ４が印加
された場合には、Ｎ型拡散層１０２からＰ型半導体基板
１００を介してＰ型拡散層１０５に流れ込む電流波形は
Ｎ型拡散層１０２の耐電圧Ｖ１から電流が流れはじめグ
ラフＬ１から点ＡＭを通過し、グラフＬ２の特性を示
す。
の構造において電源電圧Ｖｃｃに通常使用電圧よりも高
電圧のサージが入力した場合の電圧対電流特性示す図１
７を参照して説明すると、まず第１の構造例において、
Ｎ型拡散層１０２の耐電圧Ｖ１を越える電圧Ｖ４が印加
された場合には、Ｎ型拡散層１０２からＰ型半導体基板
１００を介してＰ型拡散層１０５に流れ込む電流波形は
Ｎ型拡散層１０２の耐電圧Ｖ１から電流が流れはじめグ
ラフＬ１から点ＡＭを通過し、グラフＬ２の特性を示
す。
【００１６】一方、電源電圧Ｖｃｃは一般的には金属配
線層によりＮ型拡散層１０２に接続されるので、その負
荷抵抗は非常に低く、グラフＬ４のような特性になる。
線層によりＮ型拡散層１０２に接続されるので、その負
荷抵抗は非常に低く、グラフＬ４のような特性になる。
【００１７】このとき最終的にＮ型拡散層１０２から流
れる電流及びＮ型拡散層１０２に印加される電圧はそれ
それグラフＬ２とＬ４の交点である電流Ｉ１及び電圧Ｖ
３となる。電流Ｉ１または電圧Ｖ３が非常に大きい場合
には、Ｎ型拡散層１０２は電流Ｉ１による発熱により破
壊するか、または電圧Ｖ３による高電界により破壊す
る。
れる電流及びＮ型拡散層１０２に印加される電圧はそれ
それグラフＬ２とＬ４の交点である電流Ｉ１及び電圧Ｖ
３となる。電流Ｉ１または電圧Ｖ３が非常に大きい場合
には、Ｎ型拡散層１０２は電流Ｉ１による発熱により破
壊するか、または電圧Ｖ３による高電界により破壊す
る。
【００１８】次に第２の構造例において、Ｎ型拡散層１
０２の耐電圧を越える電圧Ｖ４が印加された場合には、
第１の構造例の場合と同様に、Ｎ型拡散層１０２の耐電
圧Ｖ１を越えるとＰ型半導体基板１００に対し電流が流
れグラフＬ１の特性を示す。Ｐ型半導体基板１００に流
れ込む電流はＰ型半導体基板１００にホールを注入する
状態であり、Ｐ型半導体基板１００の電位を上昇させ
る。例えば図１７で注入電流が電流Ｉ２に達した時点
で、Ｐ型半導体基板１００の電位上昇により、ＧＮＤ電
位が供給される隣接のＮ型拡散層１０７のＰＮ接合は順
方向バイアス状態となりＮ型拡散層１０７からＰ型半導
体基板１００にエレクトロンが注入され、このエレクト
ロンがＮ型拡散層１０２に飛び込むことで、点ＡＭから
グラフＬ３で示すような負性抵抗特性を示す。
０２の耐電圧を越える電圧Ｖ４が印加された場合には、
第１の構造例の場合と同様に、Ｎ型拡散層１０２の耐電
圧Ｖ１を越えるとＰ型半導体基板１００に対し電流が流
れグラフＬ１の特性を示す。Ｐ型半導体基板１００に流
れ込む電流はＰ型半導体基板１００にホールを注入する
状態であり、Ｐ型半導体基板１００の電位を上昇させ
る。例えば図１７で注入電流が電流Ｉ２に達した時点
で、Ｐ型半導体基板１００の電位上昇により、ＧＮＤ電
位が供給される隣接のＮ型拡散層１０７のＰＮ接合は順
方向バイアス状態となりＮ型拡散層１０７からＰ型半導
体基板１００にエレクトロンが注入され、このエレクト
ロンがＮ型拡散層１０２に飛び込むことで、点ＡＭから
グラフＬ３で示すような負性抵抗特性を示す。
【００１９】この場合は、図１７で電源電圧Ｖｃｃ側の
負荷特性を示すグラフＬ４とＮ型拡散層１０２から流れ
る電流を示すグラフＬ３は図中で交点を持たず、Ｎ型拡
散層１０２には大電流が流れることになり、この大電流
による発熱によってＮ型拡散層１０２が破壊する。
負荷特性を示すグラフＬ４とＮ型拡散層１０２から流れ
る電流を示すグラフＬ３は図中で交点を持たず、Ｎ型拡
散層１０２には大電流が流れることになり、この大電流
による発熱によってＮ型拡散層１０２が破壊する。
【００２０】このようなプルアップ回路用トランジスタ
（以下プルアップトランジスタ）の拡散層の破壊は、Ｎ
ＭＯＳトランジスタの基板電位がＧＮＤであるのに対
し、ＧＮＤとは異なる電源電圧Ｖｃｃを金属配線層など
の低抵抗配線層によりＮ型拡散層に直接接続しているこ
とが主な原因である。
（以下プルアップトランジスタ）の拡散層の破壊は、Ｎ
ＭＯＳトランジスタの基板電位がＧＮＤであるのに対
し、ＧＮＤとは異なる電源電圧Ｖｃｃを金属配線層など
の低抵抗配線層によりＮ型拡散層に直接接続しているこ
とが主な原因である。
【００２１】これらのＮ型拡散層の破壊は、従来はプル
アップトランジスタを半導体基板上に形成する場合のレ
イアウト的な工夫により高電界の緩和や高電流の低減に
必要な距離を確保して静電圧破壊耐性を向上させること
により防止していた。
アップトランジスタを半導体基板上に形成する場合のレ
イアウト的な工夫により高電界の緩和や高電流の低減に
必要な距離を確保して静電圧破壊耐性を向上させること
により防止していた。
【００２２】従来の半導体装置のプルアップトランジス
タのレイアウトの一例を平面図で示す図１８を参照する
と、この従来のプルアップトランジスタは、Ｎ型拡散層
２０１及びゲート電極２０２によりＮＭＯＳプルアップ
トランジスタが形成され、そのドレイン側拡散層とゲー
ト電極はコンタクト２０５を介して電源電圧Ｖｃｃが供
給される金属配線層２０４に接続され、ソース側拡散層
はコンタクトを介してプルアップノードＯＵにつながる
金属配線層２０３に接続される。
タのレイアウトの一例を平面図で示す図１８を参照する
と、この従来のプルアップトランジスタは、Ｎ型拡散層
２０１及びゲート電極２０２によりＮＭＯＳプルアップ
トランジスタが形成され、そのドレイン側拡散層とゲー
ト電極はコンタクト２０５を介して電源電圧Ｖｃｃが供
給される金属配線層２０４に接続され、ソース側拡散層
はコンタクトを介してプルアップノードＯＵにつながる
金属配線層２０３に接続される。
【００２３】電源電圧Ｖｃｃが直接印加されるプルアッ
プトランジスタのドレイン側拡散層は、高電圧が印加さ
れた場合にＮ型拡散層がブレイクダウンするのが一般に
は拡散層端部やゲート端部なので、コンタクト部から拡
散層端部またはゲート端部までの拡散層抵抗による電流
リミットを期待して、コンタクトから拡散層端部までの
距離Ｄ１やゲート端部までの距離Ｄ２を通常のトランジ
スタ部分の距離Ｄ１１，Ｄ１２よりも大きくする。
プトランジスタのドレイン側拡散層は、高電圧が印加さ
れた場合にＮ型拡散層がブレイクダウンするのが一般に
は拡散層端部やゲート端部なので、コンタクト部から拡
散層端部またはゲート端部までの拡散層抵抗による電流
リミットを期待して、コンタクトから拡散層端部までの
距離Ｄ１やゲート端部までの距離Ｄ２を通常のトランジ
スタ部分の距離Ｄ１１，Ｄ１２よりも大きくする。
【００２４】ゲート電極においても、電源電圧Ｖｃｃに
高電圧が印加された場合にゲート電極と基板間またはゲ
ート電極とソース側拡散層間でのゲート絶縁膜の絶縁破
壊を防止するために、配線抵抗および容量から成るＣＲ
時定数回路の遅延による回路電圧の急激な上昇防止効果
に期待してゲート電極２０２に電源電圧Ｖｃｃを供給す
るコンタクト部からチャネル部までの配線長を長くと
る。
高電圧が印加された場合にゲート電極と基板間またはゲ
ート電極とソース側拡散層間でのゲート絶縁膜の絶縁破
壊を防止するために、配線抵抗および容量から成るＣＲ
時定数回路の遅延による回路電圧の急激な上昇防止効果
に期待してゲート電極２０２に電源電圧Ｖｃｃを供給す
るコンタクト部からチャネル部までの配線長を長くと
る。
【００２５】さらに、図１６（Ｂ）で説明した負性抵抗
特性による大電流の発生を防止するため、ＮＭＯＳプル
アップトランジスタ部とＧＮＤ電位の供給を受けるＮ型
拡散層２１０との間に、Ｎ型拡散層２１０付近の基板電
位が上昇し順方向バイアス状態にならないようにＧＮＤ
電位の供給を受けるＰ型拡散層２０６を配置する。
特性による大電流の発生を防止するため、ＮＭＯＳプル
アップトランジスタ部とＧＮＤ電位の供給を受けるＮ型
拡散層２１０との間に、Ｎ型拡散層２１０付近の基板電
位が上昇し順方向バイアス状態にならないようにＧＮＤ
電位の供給を受けるＰ型拡散層２０６を配置する。
【００２６】また、プルアップトランジスタ部とＮ型拡
散層２１０及びＰ型拡散層２０６間の距離を通常のレイ
アウト部分よりも大きくすることで、プルアップトラン
ジスタの耐電圧を向上させる。
散層２１０及びＰ型拡散層２０６間の距離を通常のレイ
アウト部分よりも大きくすることで、プルアップトラン
ジスタの耐電圧を向上させる。
【００２７】しかしながら、このようなレイアウト上の
対策は半導体装置上の回路占有面積を大きくし、半導体
装置そのもののサイズを大きくすることで生産性を低下
させ、価格上昇要因となる。
対策は半導体装置上の回路占有面積を大きくし、半導体
装置そのもののサイズを大きくすることで生産性を低下
させ、価格上昇要因となる。
【００２８】また、従来は主にレイアウト上の各種寸法
を大きくすることを対策としていが、これらの寸法をい
くらにするかは拡散層の形成方法や基板抵抗などの色々
な要素を考慮して決定する必要があるので非常に困難で
あり、実際に半導体装置を製造し試験するまでは耐電圧
の実力が不明であり、要求性能を満たしていない場合は
再度設計をやり直さなければならなかった。
を大きくすることを対策としていが、これらの寸法をい
くらにするかは拡散層の形成方法や基板抵抗などの色々
な要素を考慮して決定する必要があるので非常に困難で
あり、実際に半導体装置を製造し試験するまでは耐電圧
の実力が不明であり、要求性能を満たしていない場合は
再度設計をやり直さなければならなかった。
【００２９】以上の説明はＮＭＯＳプルアップトランジ
スタについてであるが、Ｐ型プルダウントランジスタに
ついても極性が逆なだけで、ＧＮＤが直接接続されたＰ
型拡散層にＰ型プルダウントランジスタの基板電位であ
る電源電圧Ｖｃｃよりも相対的に逆方向の高電圧が印加
された場合には同様にＰ型拡散層が破壊する問題点があ
った。
スタについてであるが、Ｐ型プルダウントランジスタに
ついても極性が逆なだけで、ＧＮＤが直接接続されたＰ
型拡散層にＰ型プルダウントランジスタの基板電位であ
る電源電圧Ｖｃｃよりも相対的に逆方向の高電圧が印加
された場合には同様にＰ型拡散層が破壊する問題点があ
った。
【００３０】
【発明が解決しようとする課題】上述した従来のプルア
ップ回路及びプルダウン回路は、電源電圧Ｖｃｃ又は接
地電位ＧＮＤへ静電気等によるサージが印加された場合
に、プルアップ／プルダウントランジスタの基板電位と
は異なる電源電圧を金属配線層などの低抵抗配線層によ
り拡散層に直接接続していることに起因してプルアップ
／プルダウンゲートの破壊により半導体装置が機能しな
くなることを防止するため、プルアップ／プルダウント
ランジスタを半導体基板上に形成する場合に静電破壊耐
性の向上のため高電界緩和や電流制限の所要寸法を確保
するよう主にレイアウト上で対策してしていたが、この
ようなレイアウト上の対策は半導体装置上の回路占有面
積を大きくし、半導体装置そのもののサイズを大きくす
ることにより生産性を低下させ価格上昇要因となるとい
う欠点があった。
ップ回路及びプルダウン回路は、電源電圧Ｖｃｃ又は接
地電位ＧＮＤへ静電気等によるサージが印加された場合
に、プルアップ／プルダウントランジスタの基板電位と
は異なる電源電圧を金属配線層などの低抵抗配線層によ
り拡散層に直接接続していることに起因してプルアップ
／プルダウンゲートの破壊により半導体装置が機能しな
くなることを防止するため、プルアップ／プルダウント
ランジスタを半導体基板上に形成する場合に静電破壊耐
性の向上のため高電界緩和や電流制限の所要寸法を確保
するよう主にレイアウト上で対策してしていたが、この
ようなレイアウト上の対策は半導体装置上の回路占有面
積を大きくし、半導体装置そのもののサイズを大きくす
ることにより生産性を低下させ価格上昇要因となるとい
う欠点があった。
【００３１】また、レイアウト上の上記対策は各種寸法
を大きくすることにより実施していたが、これらの寸法
の決定は拡散層の形成方法や基板抵抗などの色々な要素
を考慮する必要があるので非常に困難であるので実際に
半導体装置を製造し試験するまでは静電破壊耐性の実力
が不明であり、要求性能を満たしていない場合は再度設
計をやり直さなければならないという欠点があった。
を大きくすることにより実施していたが、これらの寸法
の決定は拡散層の形成方法や基板抵抗などの色々な要素
を考慮する必要があるので非常に困難であるので実際に
半導体装置を製造し試験するまでは静電破壊耐性の実力
が不明であり、要求性能を満たしていない場合は再度設
計をやり直さなければならないという欠点があった。
【００３２】本発明の目的は、トランジスタの特殊なレ
イアウト方法の必要性をなくし、通常の周辺回路部と同
等の静電破壊耐性を実現するプルアップ回路及びプルダ
ウン回路を提供することである。
イアウト方法の必要性をなくし、通常の周辺回路部と同
等の静電破壊耐性を実現するプルアップ回路及びプルダ
ウン回路を提供することである。
【００３３】
【課題を解決するための手段】本発明のプルアップ回路
は、ドレインとゲートとを共通接続接続し基板電位を第
１の電源に接続したＮチャネル型の第１のＭＯＳトラン
ジスタを備えこの第１のＭＯＳトランジスタのソースを
半導体装置の内部回路の予め定めた第１の節点に接続し
この第１の節点を強制的に前記第１の電源より高い電位
の第２の電源の電位方向に保持するためのプルアップ回
路において、前記第１のＭＯＳトランジスタのドレイン
ゲート共通接続点である第２の節点にドレインを接続し
ソース及び基板電位を前記第２の電源に接続しゲートに
供給を受けたプルアップ制御信号に応答して導通状態に
設定されるＰチャネル型の第２のＭＯＳトランジスタを
備えて構成されている。
は、ドレインとゲートとを共通接続接続し基板電位を第
１の電源に接続したＮチャネル型の第１のＭＯＳトラン
ジスタを備えこの第１のＭＯＳトランジスタのソースを
半導体装置の内部回路の予め定めた第１の節点に接続し
この第１の節点を強制的に前記第１の電源より高い電位
の第２の電源の電位方向に保持するためのプルアップ回
路において、前記第１のＭＯＳトランジスタのドレイン
ゲート共通接続点である第２の節点にドレインを接続し
ソース及び基板電位を前記第２の電源に接続しゲートに
供給を受けたプルアップ制御信号に応答して導通状態に
設定されるＰチャネル型の第２のＭＯＳトランジスタを
備えて構成されている。
【００３４】本発明のプルダウン回路は、ドレインとゲ
ートとを共通接続接続し基板電位を第１の電源に接続し
たＰチャネル型の第１のＭＯＳトランジスタを備えこの
第１のＭＯＳトランジスタのソースを半導体装置の内部
回路の予め定めた第１の節点に接続しこの第１の節点を
強制的に前記第１の電源より低い電位の第２の電源の電
位方向に保持するためのプルダウン回路において、前記
第１のＭＯＳトランジスタのドレインゲート共通接続点
である第２の節点にドレインを接続しソース及び基板電
位を前記第２の電源に接続しゲートに供給を受けたプル
ダウン制御信号に応答して導通状態に設定されるＮチャ
ネル型の第２のＭＯＳトランジスタを備えて構成されて
いる。
ートとを共通接続接続し基板電位を第１の電源に接続し
たＰチャネル型の第１のＭＯＳトランジスタを備えこの
第１のＭＯＳトランジスタのソースを半導体装置の内部
回路の予め定めた第１の節点に接続しこの第１の節点を
強制的に前記第１の電源より低い電位の第２の電源の電
位方向に保持するためのプルダウン回路において、前記
第１のＭＯＳトランジスタのドレインゲート共通接続点
である第２の節点にドレインを接続しソース及び基板電
位を前記第２の電源に接続しゲートに供給を受けたプル
ダウン制御信号に応答して導通状態に設定されるＮチャ
ネル型の第２のＭＯＳトランジスタを備えて構成されて
いる。
【００３５】
【発明の実施の形態】次に、本発明の第１の実施の形態
のプルアップ回路及びプルダウン回路の各々を図１２
（Ａ），（Ｂ）と共通の構成要素には共通の参照文字／
数字を付して同様に回路図で示す図１（Ａ），（Ｂ）を
参照すると、図１（Ａ）に示す本実施の形態のプルアッ
プ回路は、従来と共通の電流経路の他端（ソース）がプ
ルアップノードＯＵに接続し電流経路の一端（ドレイ
ン）とゲートとを共通接続したＮＭＯＳトランジスタＮ
１と、トランジスタＮ１のドレインゲート共通接続点す
なわち節点Ａ２にドレインを共通接続しソース及び基板
電位を電源Ｖｃｃに接続したＰＭＯＳトランジスタＰ２
と、一方の入力に制御信号Ｎ及び他方の入力にその反転
信号の供給を受け出力Ａ１をトランジスタＰ２のゲート
に接続した２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反
転して上記反転信号をＮＯＲ回路ＮＯ１に供給するイン
バータＩ１とを備える。
のプルアップ回路及びプルダウン回路の各々を図１２
（Ａ），（Ｂ）と共通の構成要素には共通の参照文字／
数字を付して同様に回路図で示す図１（Ａ），（Ｂ）を
参照すると、図１（Ａ）に示す本実施の形態のプルアッ
プ回路は、従来と共通の電流経路の他端（ソース）がプ
ルアップノードＯＵに接続し電流経路の一端（ドレイ
ン）とゲートとを共通接続したＮＭＯＳトランジスタＮ
１と、トランジスタＮ１のドレインゲート共通接続点す
なわち節点Ａ２にドレインを共通接続しソース及び基板
電位を電源Ｖｃｃに接続したＰＭＯＳトランジスタＰ２
と、一方の入力に制御信号Ｎ及び他方の入力にその反転
信号の供給を受け出力Ａ１をトランジスタＰ２のゲート
に接続した２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反
転して上記反転信号をＮＯＲ回路ＮＯ１に供給するイン
バータＩ１とを備える。
【００３６】次に、図１（Ｂ）に示す本実施の形態のプ
ルダウン回路は、従来と共通のソースをプルダウンノー
ドＯＤに接続しドレインとゲートとを共通接続したＰＭ
ＯＳトランジスタＰ１と、このトランジスタＰ１のドレ
インゲート共通接続点すなわち節点Ｂ２にドレインを共
通接続しソース及び基板電位を接地ＧＮＤに接続したＮ
ＭＯＳトランジスタＮ２と、一方の入力に制御信号Ｎ及
び他方の入力にその反転信号の供給を受け出力Ｂ１をト
ランジスタＮ２のゲートに接続した２入力ＮＡＮＤ回路
ＮＡ１と、制御信号Ｎを反転して上記反転信号をＮＡＮ
Ｄ回路ＮＡ１に供給するインバータＩ２とを備える。
ルダウン回路は、従来と共通のソースをプルダウンノー
ドＯＤに接続しドレインとゲートとを共通接続したＰＭ
ＯＳトランジスタＰ１と、このトランジスタＰ１のドレ
インゲート共通接続点すなわち節点Ｂ２にドレインを共
通接続しソース及び基板電位を接地ＧＮＤに接続したＮ
ＭＯＳトランジスタＮ２と、一方の入力に制御信号Ｎ及
び他方の入力にその反転信号の供給を受け出力Ｂ１をト
ランジスタＮ２のゲートに接続した２入力ＮＡＮＤ回路
ＮＡ１と、制御信号Ｎを反転して上記反転信号をＮＡＮ
Ｄ回路ＮＡ１に供給するインバータＩ２とを備える。
【００３７】次に、図１（Ａ）を参照して本実施の形態
のプルアップ回路の動作について説明すると、まず、Ｎ
ＯＲ回路ＮＯ１は任意の制御信号Ｎ及びインバータＩ１
によるＮの反転信号の供給に応答して信号Ｎのレベルと
は無関係に常時Ｌレベルの出力Ａ１を出力する。したが
って、ＰＭＯＳトランジスタＰ２は常時導通状態とな
る。
のプルアップ回路の動作について説明すると、まず、Ｎ
ＯＲ回路ＮＯ１は任意の制御信号Ｎ及びインバータＩ１
によるＮの反転信号の供給に応答して信号Ｎのレベルと
は無関係に常時Ｌレベルの出力Ａ１を出力する。したが
って、ＰＭＯＳトランジスタＰ２は常時導通状態とな
る。
【００３８】上述のように、通常の使用状態では、トラ
ンジスタＰ２のゲート信号Ａ１は常時Ｌレベルなのでト
ランジスタＰ２は常時導通状態となり、節点Ａ２に電源
電圧Ｖｃｃレベルを供給する。トランジスタＮ１は節点
Ａ２の電源電圧ＶｃｃレベルにプルアップノードＯＵを
プルアップする。この時のプルアップレベルは、図１２
に示した従来のプルアップ回路と同様に、ＮＭＯＳトラ
ンジスタＮ１のバックバイアス効果を考慮したしきい値
電圧をＶｔｎとするとプルアップノードＯＵに伝達され
る最大電圧は（Ｖｃｃ−Ｖｔｎ）となる。したがって、
従来と同様に、Ｖｔｎ＝１Ｖ，Ｖｃｃ＝５Ｖとすると
（５−１）＝４Ｖが伝達される。
ンジスタＰ２のゲート信号Ａ１は常時Ｌレベルなのでト
ランジスタＰ２は常時導通状態となり、節点Ａ２に電源
電圧Ｖｃｃレベルを供給する。トランジスタＮ１は節点
Ａ２の電源電圧ＶｃｃレベルにプルアップノードＯＵを
プルアップする。この時のプルアップレベルは、図１２
に示した従来のプルアップ回路と同様に、ＮＭＯＳトラ
ンジスタＮ１のバックバイアス効果を考慮したしきい値
電圧をＶｔｎとするとプルアップノードＯＵに伝達され
る最大電圧は（Ｖｃｃ−Ｖｔｎ）となる。したがって、
従来と同様に、Ｖｔｎ＝１Ｖ，Ｖｃｃ＝５Ｖとすると
（５−１）＝４Ｖが伝達される。
【００３９】次に、図１（Ｂ）を参照して本実施の形態
のプルダウン回路の動作について説明すると、まず、通
常の使用状態では、ＮＡＮＤ回路ＮＡ１は任意の制御信
号Ｎ及びインバータＩ２によるＮの反転信号の供給に応
答して信号Ｎのレベルとは無関係に常時Ｈレベルの出力
Ｂ１を出力する。したがって、ＮＭＯＳトランジスタＮ
２は常時導通状態となり、節点Ｂ２に接地電位ＧＮＤレ
ベルを供給する。トランジスタＰ１は節点Ｂ２の接地電
位ＧＮＤレベルにプルダウンノードＯＤをプルダウンす
る。この時のプルダウンプレベルは、図１２に示した従
来のプルダウン回路と同様に、ＰＭＯＳトランジスタＰ
１のバックバイアス効果を考慮したしきい値電圧をＶｔ
ｐとするとプルダウンノードＯＤに伝達される最低電圧
は（ＧＮＤ−Ｖｔｐ）となる。したがって、従来と同様
に、Ｖｔｐ＝−１Ｖ、ＧＮＤ＝０Ｖとすると（０−（−
１））＝１Ｖが伝達される。
のプルダウン回路の動作について説明すると、まず、通
常の使用状態では、ＮＡＮＤ回路ＮＡ１は任意の制御信
号Ｎ及びインバータＩ２によるＮの反転信号の供給に応
答して信号Ｎのレベルとは無関係に常時Ｈレベルの出力
Ｂ１を出力する。したがって、ＮＭＯＳトランジスタＮ
２は常時導通状態となり、節点Ｂ２に接地電位ＧＮＤレ
ベルを供給する。トランジスタＰ１は節点Ｂ２の接地電
位ＧＮＤレベルにプルダウンノードＯＤをプルダウンす
る。この時のプルダウンプレベルは、図１２に示した従
来のプルダウン回路と同様に、ＰＭＯＳトランジスタＰ
１のバックバイアス効果を考慮したしきい値電圧をＶｔ
ｐとするとプルダウンノードＯＤに伝達される最低電圧
は（ＧＮＤ−Ｖｔｐ）となる。したがって、従来と同様
に、Ｖｔｐ＝−１Ｖ、ＧＮＤ＝０Ｖとすると（０−（−
１））＝１Ｖが伝達される。
【００４０】次に、図１（Ａ）及び本実施の形態のプル
アップ回路の静電破壊耐性について電源電圧Ｖｃｃに通
常使用電圧よりも高電圧のサージが入力した場合の電圧
対電流特性示す図２を併せて参照して説明すると、まず
従来と同様にＰＭＯＳトランジスタＰ２が無い場合、節
点Ａ２に高電圧のサージ電圧Ｖ３が入力した場合にＮＭ
ＯＳトランジスタＮ１に流れる電流特性は従来例と同様
グラフＬ１から点ＡＭを通過しグラフＬ２で示すように
負性抵抗特性を示し、大電流が流れるものとする。しか
しながら、本実施の形態では電源電圧Ｖｃｃと節点Ａ２
の間にはＰＭＯＳトランジスタＰ２が接続されているた
め、このトランジスタＰ２はグラフＬ３で示すような負
荷線を形成する。この状態で、実際に各トランジスタＮ
１，Ｐ２に流れる電流はグラフＬ１とＬ３の交点である
電流Ｉ１であり、トランジスタＰ２，Ｎ１が相互に負荷
として作用するので、従来のような過剰電流が流れるこ
とを防止できる。
アップ回路の静電破壊耐性について電源電圧Ｖｃｃに通
常使用電圧よりも高電圧のサージが入力した場合の電圧
対電流特性示す図２を併せて参照して説明すると、まず
従来と同様にＰＭＯＳトランジスタＰ２が無い場合、節
点Ａ２に高電圧のサージ電圧Ｖ３が入力した場合にＮＭ
ＯＳトランジスタＮ１に流れる電流特性は従来例と同様
グラフＬ１から点ＡＭを通過しグラフＬ２で示すように
負性抵抗特性を示し、大電流が流れるものとする。しか
しながら、本実施の形態では電源電圧Ｖｃｃと節点Ａ２
の間にはＰＭＯＳトランジスタＰ２が接続されているた
め、このトランジスタＰ２はグラフＬ３で示すような負
荷線を形成する。この状態で、実際に各トランジスタＮ
１，Ｐ２に流れる電流はグラフＬ１とＬ３の交点である
電流Ｉ１であり、トランジスタＰ２，Ｎ１が相互に負荷
として作用するので、従来のような過剰電流が流れるこ
とを防止できる。
【００４１】この本実施の形態と従来例との相違点は、
従来例ではＮＭＯＳトランジスタのゲートとドレインに
低抵抗の金属配線層により直接電源電圧Ｖｃｃが供給さ
れているため、負荷抵抗が非常に小さくＮＭＯＳトラン
ジスタに過剰な電流が流れたが、本実施の形態ではＰＭ
ＯＳトランジスタを介して電源電圧Ｖｃｃが供給されて
いるので、ＰＭＯＳトランジスタが負荷抵抗として作用
し、電流が制限されることである。
従来例ではＮＭＯＳトランジスタのゲートとドレインに
低抵抗の金属配線層により直接電源電圧Ｖｃｃが供給さ
れているため、負荷抵抗が非常に小さくＮＭＯＳトラン
ジスタに過剰な電流が流れたが、本実施の形態ではＰＭ
ＯＳトランジスタを介して電源電圧Ｖｃｃが供給されて
いるので、ＰＭＯＳトランジスタが負荷抵抗として作用
し、電流が制限されることである。
【００４２】この場合の静電破壊耐性については、図１
（Ａ）の回路図でプルアップノードＯＵを接地電位ＧＮ
Ｄと考えると、電源電圧Ｖｃｃと接地電位ＧＮＤ間に直
列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジ
スタで、ゲート電圧も直接電源電圧Ｖｃｃや接地電位Ｇ
ＮＤに接続するのではなく、それぞれトランジスタを介
して電源に接続された状態であり、通常の周辺回路部の
主要回路を構成するＣＭＯＳインバータ回路と等価とな
る。
（Ａ）の回路図でプルアップノードＯＵを接地電位ＧＮ
Ｄと考えると、電源電圧Ｖｃｃと接地電位ＧＮＤ間に直
列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジ
スタで、ゲート電圧も直接電源電圧Ｖｃｃや接地電位Ｇ
ＮＤに接続するのではなく、それぞれトランジスタを介
して電源に接続された状態であり、通常の周辺回路部の
主要回路を構成するＣＭＯＳインバータ回路と等価とな
る。
【００４３】このことから、このプルアップ回路と通常
の周辺回路部の静電破壊耐性は同等であり、静電破壊耐
性の向上のために図１８に示したような特殊なレイアウ
トを適用する必要は無くなる。
の周辺回路部の静電破壊耐性は同等であり、静電破壊耐
性の向上のために図１８に示したような特殊なレイアウ
トを適用する必要は無くなる。
【００４４】同様に、図１（Ｂ）のプルダウン回路にお
いてもＰＭＯＳトランジスタＰ１とＮＭＯＳトランジス
タＮ２が相互に負荷として作用するので、このプルダウ
ン回路と通常の周辺回路部の静電破壊耐性は同等であ
り、静電破壊耐性の向上のための特殊なレイアウトの適
用の必要は無い。
いてもＰＭＯＳトランジスタＰ１とＮＭＯＳトランジス
タＮ２が相互に負荷として作用するので、このプルダウ
ン回路と通常の周辺回路部の静電破壊耐性は同等であ
り、静電破壊耐性の向上のための特殊なレイアウトの適
用の必要は無い。
【００４５】次に、本実施の形態のプルアップ回路を使
用した第１の半導体装置を図１３と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図３
を参照すると、この図に示す本例の半導体装置は、従来
の第１の半導体装置と共通の入力バッフア１と、内部論
理回路２と、出力バッフア３とに加えて、従来のプルア
ップ回路４の代わりに第１の実施の形態のプルアップ回
路を基本とするプルアップ回路４Ａを備える。
用した第１の半導体装置を図１３と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図３
を参照すると、この図に示す本例の半導体装置は、従来
の第１の半導体装置と共通の入力バッフア１と、内部論
理回路２と、出力バッフア３とに加えて、従来のプルア
ップ回路４の代わりに第１の実施の形態のプルアップ回
路を基本とするプルアップ回路４Ａを備える。
【００４６】プルアップ回路４Ａは、並列接続されたソ
ースをプルアップノードＯＵに接続しゲートとドレイン
を共通接続し基板電位を接地ＧＮＤに接続した複数の並
列接続ＮＭＯＳトランジスタＮ１１，Ｎ１２からなるＮ
ＭＯＳトランジスタ群４１と、電源電圧Ｖｃｃにソース
及び基板電位を接続しドレインにＮＭＯＳトランジスタ
群４１の各々のトランジスタＮ１１，Ｎ１２の並列接続
されたドレインを接続したＰＭＯＳトランジスタＰ２
と、一方の入力に制御信号Ｎ及び他方の入力にその反転
信号の供給を受け出力Ａ１をトランジスタＰ２のゲート
に接続した２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反
転して上記反転信号をＮＯＲ回路ＮＯ１に供給するイン
バータＩ１とを備える。
ースをプルアップノードＯＵに接続しゲートとドレイン
を共通接続し基板電位を接地ＧＮＤに接続した複数の並
列接続ＮＭＯＳトランジスタＮ１１，Ｎ１２からなるＮ
ＭＯＳトランジスタ群４１と、電源電圧Ｖｃｃにソース
及び基板電位を接続しドレインにＮＭＯＳトランジスタ
群４１の各々のトランジスタＮ１１，Ｎ１２の並列接続
されたドレインを接続したＰＭＯＳトランジスタＰ２
と、一方の入力に制御信号Ｎ及び他方の入力にその反転
信号の供給を受け出力Ａ１をトランジスタＰ２のゲート
に接続した２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反
転して上記反転信号をＮＯＲ回路ＮＯ１に供給するイン
バータＩ１とを備える。
【００４７】図３を参照して本例の半導体装置のプルア
ップ回路の動作について説明すると、第１の実施の形態
のプルアップ回路と同様に、制御信号Ｎのレベルに関係
なく２入力ＮＯＲ回路ＮＯ１の出力Ａ１は常時Ｌレベル
であるので、ＰＭＯＳトランジスタＰ２は常時導通状態
となる。
ップ回路の動作について説明すると、第１の実施の形態
のプルアップ回路と同様に、制御信号Ｎのレベルに関係
なく２入力ＮＯＲ回路ＮＯ１の出力Ａ１は常時Ｌレベル
であるので、ＰＭＯＳトランジスタＰ２は常時導通状態
となる。
【００４８】節点Ａ２にはトランジスタＰ２により電源
電圧Ｖｃｃが供給されるため、プルアップノードＯＵは
従来と同様にＮＭＯＳトランジスタＮ１１，Ｎ１２のバ
ックバイアスを考慮したしきい値分だけ低い電圧が供給
される。
電圧Ｖｃｃが供給されるため、プルアップノードＯＵは
従来と同様にＮＭＯＳトランジスタＮ１１，Ｎ１２のバ
ックバイアスを考慮したしきい値分だけ低い電圧が供給
される。
【００４９】電源電圧Ｖｃｃに通常使用電圧よりも高電
圧のサージが入力した場合のプルアップ回路の静電破壊
耐性は、特殊なレイアウト方法を採らなくとも第１の実
施の形態で説明した通り、周辺回路部である入力バッフ
ア１と、内部論理回路２と、出力バッフア３と同様の耐
性を示す。
圧のサージが入力した場合のプルアップ回路の静電破壊
耐性は、特殊なレイアウト方法を採らなくとも第１の実
施の形態で説明した通り、周辺回路部である入力バッフ
ア１と、内部論理回路２と、出力バッフア３と同様の耐
性を示す。
【００５０】次に、本実施の形態のプルアップ回路を使
用した第２の半導体装置を図１４と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図４
を参照すると、この図に示す半導体装置は、従来の第２
の半導体装置と共通のプルアップ回路用のＮＭＯＳトラ
ンジスタＮ１に加えて、電源電圧Ｖｃｃにソース及び基
板電位を接続しドレインにトランジスタＮ１のドレイン
を接続したＰＭＯＳトランジスタＰ２と、一方の入力に
制御信号Ｎ及び他方の入力にその反転信号の供給を受け
出力Ａ１をトランジスタＰ２のゲートに接続した２入力
ＮＯＲ回路ＮＯ１と、制御信号Ｎを反転して上記反転信
号をＮＯＲ回路ＮＯ１に供給するインバータＩ１とを備
える。
用した第２の半導体装置を図１４と共通の構成要素には
共通の参照文字／数字を付して同様に回路図で示す図４
を参照すると、この図に示す半導体装置は、従来の第２
の半導体装置と共通のプルアップ回路用のＮＭＯＳトラ
ンジスタＮ１に加えて、電源電圧Ｖｃｃにソース及び基
板電位を接続しドレインにトランジスタＮ１のドレイン
を接続したＰＭＯＳトランジスタＰ２と、一方の入力に
制御信号Ｎ及び他方の入力にその反転信号の供給を受け
出力Ａ１をトランジスタＰ２のゲートに接続した２入力
ＮＯＲ回路ＮＯ１と、制御信号Ｎを反転して上記反転信
号をＮＯＲ回路ＮＯ１に供給するインバータＩ１とを備
える。
【００５１】この第２の半導体装置でも、制御信号Ｎの
レベルに関係なく２入力ＮＯＲ回路ＮＯ１の出力Ａ１は
常時Ｌレベルであるので、ＰＭＯＳトランジスタＰ２は
常時導通状態となる。節点Ａ２にはトランジスタＰ２に
より電源電圧Ｖｃｃが供給されるため、プルアップノー
ドＯＵは従来と同様にＮＭＯＳトランジスタＮ１のバッ
クバイアス分を含むしきい値分だけ低い電圧が供給され
る。また、静電破壊耐性は、特殊なレイアウト方法を採
らなくとも上述のように、周辺回路部のインバータ回路
等と同様の耐性を示す。
レベルに関係なく２入力ＮＯＲ回路ＮＯ１の出力Ａ１は
常時Ｌレベルであるので、ＰＭＯＳトランジスタＰ２は
常時導通状態となる。節点Ａ２にはトランジスタＰ２に
より電源電圧Ｖｃｃが供給されるため、プルアップノー
ドＯＵは従来と同様にＮＭＯＳトランジスタＮ１のバッ
クバイアス分を含むしきい値分だけ低い電圧が供給され
る。また、静電破壊耐性は、特殊なレイアウト方法を採
らなくとも上述のように、周辺回路部のインバータ回路
等と同様の耐性を示す。
【００５２】次に、本実施の形態のプルアップ／プルダ
ウン回路を使用した第３の半導体装置を図１５（Ａ），
（Ｂ）と共通の構成要素には共通の参照文字／数字を付
して同様に回路図で示す図５（Ａ），（Ｂ）を参照する
と、まず図５（Ａ）に示すこの第３の半導体装置は、従
来の第３の半導体装置と共通のプルアップ回路用のＮＭ
ＯＳトランジスタＮ１に加えて、電源電圧Ｖｃｃにソー
ス及び基板電位を接続しドレインにトランジスタＮ１の
ドレインを接続したＰＭＯＳトランジスタＰ２と、一方
の入力に制御信号Ｎ及び他方の入力にその反転信号の供
給を受け出力Ａ１をトランジスタＰ２のゲートに接続し
た２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反転して上
記反転信号をＮＯＲ回路ＮＯ１に供給するインバータＩ
１とを備える。
ウン回路を使用した第３の半導体装置を図１５（Ａ），
（Ｂ）と共通の構成要素には共通の参照文字／数字を付
して同様に回路図で示す図５（Ａ），（Ｂ）を参照する
と、まず図５（Ａ）に示すこの第３の半導体装置は、従
来の第３の半導体装置と共通のプルアップ回路用のＮＭ
ＯＳトランジスタＮ１に加えて、電源電圧Ｖｃｃにソー
ス及び基板電位を接続しドレインにトランジスタＮ１の
ドレインを接続したＰＭＯＳトランジスタＰ２と、一方
の入力に制御信号Ｎ及び他方の入力にその反転信号の供
給を受け出力Ａ１をトランジスタＰ２のゲートに接続し
た２入力ＮＯＲ回路ＮＯ１と、制御信号Ｎを反転して上
記反転信号をＮＯＲ回路ＮＯ１に供給するインバータＩ
１とを備える。
【００５３】本半導体装置のプルアップ回路も、制御信
号Ｎのレベルに関係なく２入力ＮＯＲ回路ＮＯ１の出力
Ａ１は常時Ｌレベルであり、ＰＭＯＳトランジスタＰ２
は常時導通状態となる。節点Ａ２にはトランジスタＰ２
により電源電圧Ｖｃｃが供給されるため、プルアップノ
ードＯＵは従来と同様にＮＭＯＳトランジスタＮ１のバ
ックバイアス分を含むしきい値分だけ低い電圧が供給さ
れる。また、第１，第２の半導体装置と同様に静電破壊
耐性は周辺回路部のインバータ回路等と同等である。
号Ｎのレベルに関係なく２入力ＮＯＲ回路ＮＯ１の出力
Ａ１は常時Ｌレベルであり、ＰＭＯＳトランジスタＰ２
は常時導通状態となる。節点Ａ２にはトランジスタＰ２
により電源電圧Ｖｃｃが供給されるため、プルアップノ
ードＯＵは従来と同様にＮＭＯＳトランジスタＮ１のバ
ックバイアス分を含むしきい値分だけ低い電圧が供給さ
れる。また、第１，第２の半導体装置と同様に静電破壊
耐性は周辺回路部のインバータ回路等と同等である。
【００５４】次に図５（Ｂ）に示す第３の半導体装置
は、従来の第３の半導体装置と共通のプルダウン回路用
のＰＭＯＳトランジスタＰ１に加えて、トランジスタＰ
１のドレイン回路共通接続点すなわち節点Ｂ２にドレイ
ンを共通接続しソース及び基板電位を接地ＧＮＤに接続
したＮＭＯＳトランジスタＮ２と、一方の入力に制御信
号Ｎ及び他方の入力にその反転信号の供給を受け出力Ｂ
１をトランジスタＮ２のゲートに接続した２入力ＮＡＮ
Ｄ回路ＮＡ１と、制御信号Ｎを反転して上記反転信号を
ＮＡＮＤ回路ＮＡ１に供給するインバータＩ２とを備え
る。
は、従来の第３の半導体装置と共通のプルダウン回路用
のＰＭＯＳトランジスタＰ１に加えて、トランジスタＰ
１のドレイン回路共通接続点すなわち節点Ｂ２にドレイ
ンを共通接続しソース及び基板電位を接地ＧＮＤに接続
したＮＭＯＳトランジスタＮ２と、一方の入力に制御信
号Ｎ及び他方の入力にその反転信号の供給を受け出力Ｂ
１をトランジスタＮ２のゲートに接続した２入力ＮＡＮ
Ｄ回路ＮＡ１と、制御信号Ｎを反転して上記反転信号を
ＮＡＮＤ回路ＮＡ１に供給するインバータＩ２とを備え
る。
【００５５】本半導体装置のプルダウンプ回路も、制御
信号Ｎのレベルに関係なく２入力ＮＡＮＤ回路ＮＡ１の
出力Ｂ１は常時Ｈレベルであり、ＮＭＯＳトランジスタ
Ｎ２は常時導通状態となる。節点Ｂ２にはトランジスタ
Ｎ２により接地電位ＧＮＤが供給されるため、プルダウ
ンノードＯＤは従来と同様にＮＭＯＳトランジスタＰ１
のバックバイアス分を含むしきい値分だけ高い電圧が供
給される。また、静電破壊耐性は、周辺回路部のインバ
ータ回路等と同様の耐性を示す。
信号Ｎのレベルに関係なく２入力ＮＡＮＤ回路ＮＡ１の
出力Ｂ１は常時Ｈレベルであり、ＮＭＯＳトランジスタ
Ｎ２は常時導通状態となる。節点Ｂ２にはトランジスタ
Ｎ２により接地電位ＧＮＤが供給されるため、プルダウ
ンノードＯＤは従来と同様にＮＭＯＳトランジスタＰ１
のバックバイアス分を含むしきい値分だけ高い電圧が供
給される。また、静電破壊耐性は、周辺回路部のインバ
ータ回路等と同様の耐性を示す。
【００５６】次に、本発明の第２の実施の形態のプルア
ップ／プルダウン回路を図１（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図６（Ａ），（Ｂ）を参照すると、図６（Ａ）に
示す本実施の形態のプルアップ回路の前述の第１の実施
の形態との相違点は、ＮＯＲ回路ＮＯ１の代わりに電源
電圧Ｖｃｃにソース及び基板電位を接続しドレインにト
ランジスタＮ１のドレインを接続しゲートにインバータ
Ｉ１の出力である制御信号Ｎの反転信号ＮＢの供給を受
けるＰＭＯＳトランジスタＰ３を備えることである。
ップ／プルダウン回路を図１（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図６（Ａ），（Ｂ）を参照すると、図６（Ａ）に
示す本実施の形態のプルアップ回路の前述の第１の実施
の形態との相違点は、ＮＯＲ回路ＮＯ１の代わりに電源
電圧Ｖｃｃにソース及び基板電位を接続しドレインにト
ランジスタＮ１のドレインを接続しゲートにインバータ
Ｉ１の出力である制御信号Ｎの反転信号ＮＢの供給を受
けるＰＭＯＳトランジスタＰ３を備えることである。
【００５７】また、図６（Ｂ）に示す本実施の形態のプ
ルダウン回路の前述の第１の実施の形態との相違点は、
ＮＡＮＤ回路ＮＡ１の代わりに接地電位ＧＮＤにソース
及び基板電位を接続しドレインにトランジスタＰ１のド
レインを接続しゲートにインバータＩ２の出力である制
御信号Ｎの反転信号ＮＢの供給を受けるＮＭＯＳトラン
ジスタＮ３を備えることである。
ルダウン回路の前述の第１の実施の形態との相違点は、
ＮＡＮＤ回路ＮＡ１の代わりに接地電位ＧＮＤにソース
及び基板電位を接続しドレインにトランジスタＰ１のド
レインを接続しゲートにインバータＩ２の出力である制
御信号Ｎの反転信号ＮＢの供給を受けるＮＭＯＳトラン
ジスタＮ３を備えることである。
【００５８】次に、図６（Ａ）を参照して本実施の形態
のプルアップ回路の動作について説明すると、まず、制
御信号ＮがＬレベルの場合はトランジスタＰ２が導通
し、制御信号ＮがＨレベルの場合はトランジスタＰ３が
導通して節点Ａ２に電源電圧Ｖｃｃを供給する。このよ
うに、節点Ａ２には制御信号Ｎのレベルとは無関係にト
ランジスタＰ２又はＰ３により電源電圧Ｖｃｃが供給さ
れるため、以下の動作は第１の実施の形態と同様、プル
アップノードＯＵはＮＭＯＳトランジスタＮ１のバック
バイアス分を含むしきい値分だけ低い電圧が供給され
る。また、第１の実施の形態と同様に静電破壊耐性は周
辺回路部のインバータ回路等と同等である。
のプルアップ回路の動作について説明すると、まず、制
御信号ＮがＬレベルの場合はトランジスタＰ２が導通
し、制御信号ＮがＨレベルの場合はトランジスタＰ３が
導通して節点Ａ２に電源電圧Ｖｃｃを供給する。このよ
うに、節点Ａ２には制御信号Ｎのレベルとは無関係にト
ランジスタＰ２又はＰ３により電源電圧Ｖｃｃが供給さ
れるため、以下の動作は第１の実施の形態と同様、プル
アップノードＯＵはＮＭＯＳトランジスタＮ１のバック
バイアス分を含むしきい値分だけ低い電圧が供給され
る。また、第１の実施の形態と同様に静電破壊耐性は周
辺回路部のインバータ回路等と同等である。
【００５９】同様に、図６（Ｂ）を参照して本実施の形
態のプルダウン回路の動作について説明すると、まず、
制御信号ＮがＨレベルの場合はトランジスタＮ２が導通
し、制御信号ＮがＬレベルの場合はトランジスタＮ３が
導通して節点Ｂ２に接地電位ＧＮＤを供給する。このよ
うに、節点Ｂ２には制御信号Ｎのレベルとは無関係にト
ランジスタＮ２又はＮ３により接地電位ＧＮＤが供給さ
れるため、以下の動作は第１の実施の形態と同様、プル
ダウンノードＯＤはＮＭＯＳトランジスタＰ１のバック
バイアス分を含むしきい値分だけ高い電圧が供給され
る。また、第１の実施の形態と同様に静電破壊耐性は周
辺回路部のインバータ回路等と同等である。
態のプルダウン回路の動作について説明すると、まず、
制御信号ＮがＨレベルの場合はトランジスタＮ２が導通
し、制御信号ＮがＬレベルの場合はトランジスタＮ３が
導通して節点Ｂ２に接地電位ＧＮＤを供給する。このよ
うに、節点Ｂ２には制御信号Ｎのレベルとは無関係にト
ランジスタＮ２又はＮ３により接地電位ＧＮＤが供給さ
れるため、以下の動作は第１の実施の形態と同様、プル
ダウンノードＯＤはＮＭＯＳトランジスタＰ１のバック
バイアス分を含むしきい値分だけ高い電圧が供給され
る。また、第１の実施の形態と同様に静電破壊耐性は周
辺回路部のインバータ回路等と同等である。
【００６０】本実施の形態の固有の効果としては、第１
の実施の形態におけるＮＯＲ回路ＮＯ１又はＮＡＮＤ回
路ＮＡ１が不要になるので、これらＮＯＲ回路ＮＯ１又
はＮＡＮＤ回路ＮＡ１の半導体装置上の専有面積に比べ
てＰＭＯＳトランジスタＰ３又はＮＭＯＳトランジスタ
Ｎ３の専有面積が小さい場合にはプルアップ／プルダウ
ン回路全体の専有面積を小さくできることである。
の実施の形態におけるＮＯＲ回路ＮＯ１又はＮＡＮＤ回
路ＮＡ１が不要になるので、これらＮＯＲ回路ＮＯ１又
はＮＡＮＤ回路ＮＡ１の半導体装置上の専有面積に比べ
てＰＭＯＳトランジスタＰ３又はＮＭＯＳトランジスタ
Ｎ３の専有面積が小さい場合にはプルアップ／プルダウ
ン回路全体の専有面積を小さくできることである。
【００６１】次に、本発明の第３の実施の形態のプルア
ップ／プルダウン回路を図１（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図７（Ａ），（Ｂ）を参照すると、図７（Ａ）に
示す本実施の形態のプルアップ回路の前述の第１の実施
の形態との相違点は、ＰＭＯＳトランジスタＰ２，ＮＯ
Ｒ回路ＮＯ１，インバータＩ１の代わりに、電源電圧Ｖ
ｃｃにソース及び基板電位を接続しドレインにトランジ
スタＮ１のドレインを接続しゲートをプルアップノード
ＤＵに接続したＰＭＯＳトランジスタＰ４を備えること
である。
ップ／プルダウン回路を図１（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図７（Ａ），（Ｂ）を参照すると、図７（Ａ）に
示す本実施の形態のプルアップ回路の前述の第１の実施
の形態との相違点は、ＰＭＯＳトランジスタＰ２，ＮＯ
Ｒ回路ＮＯ１，インバータＩ１の代わりに、電源電圧Ｖ
ｃｃにソース及び基板電位を接続しドレインにトランジ
スタＮ１のドレインを接続しゲートをプルアップノード
ＤＵに接続したＰＭＯＳトランジスタＰ４を備えること
である。
【００６２】また、図７（Ｂ）に示す本実施の形態のプ
ルダウン回路の前述の第１の実施の形態との相違点は、
ＮＭＯＳトランジスタＮ２，ＮＡＮＤ回路ＮＡ１，イン
バータＩ１の代わりに接地電位ＧＮＤにソース及び基板
電位を接続しドレインにトランジスタＰ１のドレインを
接続しゲートをプルダウンノードＯＤに接続したＮＭＯ
ＳトランジスタＮ４を備えることである。
ルダウン回路の前述の第１の実施の形態との相違点は、
ＮＭＯＳトランジスタＮ２，ＮＡＮＤ回路ＮＡ１，イン
バータＩ１の代わりに接地電位ＧＮＤにソース及び基板
電位を接続しドレインにトランジスタＰ１のドレインを
接続しゲートをプルダウンノードＯＤに接続したＮＭＯ
ＳトランジスタＮ４を備えることである。
【００６３】本実施の形態の動作について説明すると、
まず、本実施の形態の静電破壊耐性は第１の実施の形態
と同等である。しかし、プルアップレベルについては第
１の実施の形態ではＮＭＯＳトランジスタＮ１のバック
バイアスを考慮したしきい値電圧分だけ電源電圧Ｖｃｃ
よりも低い電圧になるのに対し、本実施の形態ではＰＭ
ＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ１
両方のしきい値電圧の影響を受ける点が異なる。また、
プルダウンレベルではＰＭＯＳトランジスタＰ１の上記
しきい値電圧分だけ接地電位より高い電圧になるのに対
し、本実施の形態ではＮＭＯＳトランジスタＮ４および
ＰＭＯＳトランジスタＰ１両方のしきい値電圧の影響を
受ける点が異なる。
まず、本実施の形態の静電破壊耐性は第１の実施の形態
と同等である。しかし、プルアップレベルについては第
１の実施の形態ではＮＭＯＳトランジスタＮ１のバック
バイアスを考慮したしきい値電圧分だけ電源電圧Ｖｃｃ
よりも低い電圧になるのに対し、本実施の形態ではＰＭ
ＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ１
両方のしきい値電圧の影響を受ける点が異なる。また、
プルダウンレベルではＰＭＯＳトランジスタＰ１の上記
しきい値電圧分だけ接地電位より高い電圧になるのに対
し、本実施の形態ではＮＭＯＳトランジスタＮ４および
ＰＭＯＳトランジスタＰ１両方のしきい値電圧の影響を
受ける点が異なる。
【００６４】本実施の形態のプルアップ回路のプルアッ
プレベルをそれぞれ横軸を時間，縦軸を電圧とした電圧
特性図で示す図８を参照して説明すると、ＰＭＯＳトラ
ンジスタＰ４は基板電位とソースが共に電源電圧Ｖｃｃ
なのでバックバイアス効果によるしきい値電圧の変動を
考慮する必要がないので、このＰＭＯＳトランジスタＰ
１のしきい値電圧をＶｔｐとする。
プレベルをそれぞれ横軸を時間，縦軸を電圧とした電圧
特性図で示す図８を参照して説明すると、ＰＭＯＳトラ
ンジスタＰ４は基板電位とソースが共に電源電圧Ｖｃｃ
なのでバックバイアス効果によるしきい値電圧の変動を
考慮する必要がないので、このＰＭＯＳトランジスタＰ
１のしきい値電圧をＶｔｐとする。
【００６５】ＮＭＯＳトランジスタＮ１は基板電位がＧ
ＮＤなのに対しソースはプルアップノードＯＵの電位が
上昇するに従って高電圧となるのでバックバイアス効果
によるしきい値電圧の変動を考慮する必要があるが、説
明の便宜上ＮＭＯＳトランジスタＮ１のしきい値電圧を
Ｖｔｎで一定とする。
ＮＤなのに対しソースはプルアップノードＯＵの電位が
上昇するに従って高電圧となるのでバックバイアス効果
によるしきい値電圧の変動を考慮する必要があるが、説
明の便宜上ＮＭＯＳトランジスタＮ１のしきい値電圧を
Ｖｔｎで一定とする。
【００６６】図８（Ａ）は｜Ｖｔｐ｜≦Ｖｔｎの場合の
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝１
Ｖとしている。
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝１
Ｖとしている。
【００６７】初期状態において節点Ａ２及びプルアップ
ノードＯＵの電圧を０Ｖとし、電源電圧Ｖｃｃを５Ｖと
する。
ノードＯＵの電圧を０Ｖとし、電源電圧Ｖｃｃを５Ｖと
する。
【００６８】ＰＭＯＳトランジスタＰ４に着目するとゲ
ートとドレインは０Ｖでソースが５Ｖなので導通状態で
あり節点Ａ２の電位は上昇する。さらに節点Ａ２の電位
が１Ｖを越えた時間Ｔ１でＮＭＯＳトランジスタＮ１が
導通状態になりプルアップノードＯＵの電圧は上昇す
る。最終的なプルアップレベルは、トランジスタＰ４
は、電源電圧Ｖｃｃが５Ｖでしきい値電圧Ｖｔｐが−１
Ｖなので、プルアップノードＯＵが５−１＝４（Ｖ）に
上昇するまで導通状態を保つ。さらにトランジスタＮ１
は、しきい値電圧Ｖｔｎが１Ｖなので節点Ａ２が５Ｖで
あればプルアップノードＯＵに４Ｖまで供給可能であ
り、ここから最終的に時間Ｔ２でプルアップレベルは第
１の実施の形態と同様に４Ｖとなる。
ートとドレインは０Ｖでソースが５Ｖなので導通状態で
あり節点Ａ２の電位は上昇する。さらに節点Ａ２の電位
が１Ｖを越えた時間Ｔ１でＮＭＯＳトランジスタＮ１が
導通状態になりプルアップノードＯＵの電圧は上昇す
る。最終的なプルアップレベルは、トランジスタＰ４
は、電源電圧Ｖｃｃが５Ｖでしきい値電圧Ｖｔｐが−１
Ｖなので、プルアップノードＯＵが５−１＝４（Ｖ）に
上昇するまで導通状態を保つ。さらにトランジスタＮ１
は、しきい値電圧Ｖｔｎが１Ｖなので節点Ａ２が５Ｖで
あればプルアップノードＯＵに４Ｖまで供給可能であ
り、ここから最終的に時間Ｔ２でプルアップレベルは第
１の実施の形態と同様に４Ｖとなる。
【００６９】図８（Ｂ）は｜Ｖｔｐ｜＞Ｖｔｎの場合の
電圧特性を示し、ここではＶｔｐ＝−１．５Ｖ，Ｖｔｎ
＝１Ｖとしている。
電圧特性を示し、ここではＶｔｐ＝−１．５Ｖ，Ｖｔｎ
＝１Ｖとしている。
【００７０】初期状態において節点Ａ２及びプルアップ
ノードＯＵの電圧を０Ｖとし、電源電圧Ｖｃｃを５Ｖと
する。トランジスタＰ４は、ゲートとドレインが０Ｖ，
ソースが５Ｖなので導通状態であり節点Ａ２の電位は上
昇する。さらに節点Ａ２の電位が１Ｖを越えた時間Ｔ１
でトランジスタＮ１が導通状態になりプルアップノード
ＯＵの電圧が上昇する。トランジスタＰ４はしきい値電
圧Ｖｔｐが−１．５ＶなのでプルアップノードＯＵが５
−１．５＝３．５（Ｖ）に上昇するまで導通状態を保
つ。トランジスタＮ１のしきい値電圧Ｖｔｎが１Ｖなの
で節点Ａ２が５ＶであればプルアップノードＯＵに４Ｖ
まで供給可能だが、時間Ｔ２でＯＵが３．５Ｖまで上昇
した時点でトランジスタＰ４は非導通状態となるので、
ここから最終的なプルアップレベルは第１の実施の形態
よりも低い３．５Ｖとなる。
ノードＯＵの電圧を０Ｖとし、電源電圧Ｖｃｃを５Ｖと
する。トランジスタＰ４は、ゲートとドレインが０Ｖ，
ソースが５Ｖなので導通状態であり節点Ａ２の電位は上
昇する。さらに節点Ａ２の電位が１Ｖを越えた時間Ｔ１
でトランジスタＮ１が導通状態になりプルアップノード
ＯＵの電圧が上昇する。トランジスタＰ４はしきい値電
圧Ｖｔｐが−１．５ＶなのでプルアップノードＯＵが５
−１．５＝３．５（Ｖ）に上昇するまで導通状態を保
つ。トランジスタＮ１のしきい値電圧Ｖｔｎが１Ｖなの
で節点Ａ２が５ＶであればプルアップノードＯＵに４Ｖ
まで供給可能だが、時間Ｔ２でＯＵが３．５Ｖまで上昇
した時点でトランジスタＰ４は非導通状態となるので、
ここから最終的なプルアップレベルは第１の実施の形態
よりも低い３．５Ｖとなる。
【００７１】しかし、現実的にはＮＭＯＳトランジスタ
Ｎ１はバックバイアス効果によりしきい値電圧が高くな
るので｜Ｖｔｐ｜＞Ｖｔｎとなる可能性は低い。
Ｎ１はバックバイアス効果によりしきい値電圧が高くな
るので｜Ｖｔｐ｜＞Ｖｔｎとなる可能性は低い。
【００７２】本実施の形態のプルダウンプ回路のプルダ
ウンレベルをそれぞれ横軸を時間，縦軸を電圧とした電
圧特性図で示す図９を参照して説明すると、ＮＭＯＳト
ランジスタＮ４はプルアップ回路のトランジスタＰ４の
場合と同様に、しきい値電圧をＶｔｎ一定とし、ＰＭＯ
ＳトランジスタＰ１はバックバイアス効果によるしきい
値電圧の変動を考慮する必要があるが、説明の便宜上ト
ランジスタＰ１のしきい値電圧もＶｔｐ一定とする。
ウンレベルをそれぞれ横軸を時間，縦軸を電圧とした電
圧特性図で示す図９を参照して説明すると、ＮＭＯＳト
ランジスタＮ４はプルアップ回路のトランジスタＰ４の
場合と同様に、しきい値電圧をＶｔｎ一定とし、ＰＭＯ
ＳトランジスタＰ１はバックバイアス効果によるしきい
値電圧の変動を考慮する必要があるが、説明の便宜上ト
ランジスタＰ１のしきい値電圧もＶｔｐ一定とする。
【００７３】図９（Ａ）は｜Ｖｔｐ｜≧Ｖｔｎの場合の
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝１
Ｖとしている。
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝１
Ｖとしている。
【００７４】初期状態において節点Ｂ２及びプルダウン
ノードＯＤ及び節点Ｂ２の電圧を５Ｖとする。
ノードＯＤ及び節点Ｂ２の電圧を５Ｖとする。
【００７５】ＮＭＯＳトランジスタＮ４はソースが接地
電位ＧＮＤでゲート及びドレインに５Ｖが印加されてお
り導通状態であるので節点Ｂ２を放電し電圧が低下し、
時間Ｔ１に節点Ｂ２の電圧が４ＶになるとＰＭＯＳトラ
ンジスタＰ１が導通状態になりプルダウンノードＯＤの
電圧も低下する。トランジスタＮ４のしきい値電圧Ｖｔ
ｎが１ＶなのでプルダウンノードＯＤが１Ｖに低下する
まで導通状態を保つ。トランジスタＰ１はしきい値電圧
Ｖｔｐが１Ｖなので節点Ａ２が０Ｖであればプルダウン
ノードＯＤを１Ｖまで放電可能であり、ここから最終的
には時間Ｔ２でプルダウンレベルは第１の実施の形態と
同様に１Ｖとなる。
電位ＧＮＤでゲート及びドレインに５Ｖが印加されてお
り導通状態であるので節点Ｂ２を放電し電圧が低下し、
時間Ｔ１に節点Ｂ２の電圧が４ＶになるとＰＭＯＳトラ
ンジスタＰ１が導通状態になりプルダウンノードＯＤの
電圧も低下する。トランジスタＮ４のしきい値電圧Ｖｔ
ｎが１ＶなのでプルダウンノードＯＤが１Ｖに低下する
まで導通状態を保つ。トランジスタＰ１はしきい値電圧
Ｖｔｐが１Ｖなので節点Ａ２が０Ｖであればプルダウン
ノードＯＤを１Ｖまで放電可能であり、ここから最終的
には時間Ｔ２でプルダウンレベルは第１の実施の形態と
同様に１Ｖとなる。
【００７６】図９（Ｂ）は｜Ｖｔｐ｜＜Ｖｔｎの場合の
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝
１．５Ｖとする。（Ａ）と同様に、初期状態において節
点Ｂ２及びプルダウンノードＯＤ及び節点Ｂ２の電圧を
５Ｖとする。トランジスタＮ４は導通状態であるので節
点Ｂ２を放電し電圧が低下し、時間Ｔ１に節点Ｂ２の電
圧が４ＶになるとトランジスタＰ１が導通状態になりプ
ルダウンノードＯＤの電圧も低下する。トランジスタＮ
４はしきい値電圧Ｖｔｎが１．５Ｖなのでプルダウンノ
ードＯＤが１．５Ｖに低下するまで導通状態を保つ。ト
ランジスタＰ１のしきい値電圧Ｖｔｐが１Ｖなので節点
Ｂ２が５ＶであればプルダウンノードＯＤを１Ｖまで放
電可能だが、時間Ｔ２でＯＤが１．５Ｖまで上昇した時
点でトランジスタＮ４は非導通状態となるので、ここか
ら最終的なプルアップレベルは第１の実施の形態よりも
高い１．５Ｖとなる。
電圧特性を示し、ここではＶｔｐ＝−１Ｖ，Ｖｔｎ＝
１．５Ｖとする。（Ａ）と同様に、初期状態において節
点Ｂ２及びプルダウンノードＯＤ及び節点Ｂ２の電圧を
５Ｖとする。トランジスタＮ４は導通状態であるので節
点Ｂ２を放電し電圧が低下し、時間Ｔ１に節点Ｂ２の電
圧が４ＶになるとトランジスタＰ１が導通状態になりプ
ルダウンノードＯＤの電圧も低下する。トランジスタＮ
４はしきい値電圧Ｖｔｎが１．５Ｖなのでプルダウンノ
ードＯＤが１．５Ｖに低下するまで導通状態を保つ。ト
ランジスタＰ１のしきい値電圧Ｖｔｐが１Ｖなので節点
Ｂ２が５ＶであればプルダウンノードＯＤを１Ｖまで放
電可能だが、時間Ｔ２でＯＤが１．５Ｖまで上昇した時
点でトランジスタＮ４は非導通状態となるので、ここか
ら最終的なプルアップレベルは第１の実施の形態よりも
高い１．５Ｖとなる。
【００７７】しかし、現実的にはＰＭＯＳトランジスタ
Ｐ１はバックバイアス効果によりしきい値電圧の絶対値
が高くなるので｜Ｖｔｐ｜＜Ｖｔｎとなる可能性は低
い。
Ｐ１はバックバイアス効果によりしきい値電圧の絶対値
が高くなるので｜Ｖｔｐ｜＜Ｖｔｎとなる可能性は低
い。
【００７８】本実施の形態では第１の実施の形態と比較
して、それぞれ電源電圧Ｖｃｃまたは接地電位ＧＮＤ側
に配置されるＰＭＯＳトランジスタ又はＮＭＯＳトラン
ジスタのゲートとソース間の電位差が変化するため、電
流供給能力が悪くなる欠点があるものの、２入力ＮＯＲ
回路又は２入力ＮＡＮＤ回路及びインバータ回路等が不
要であり、回路を簡素化し半導体装置上の専有面積を小
さくできるという効果がある。
して、それぞれ電源電圧Ｖｃｃまたは接地電位ＧＮＤ側
に配置されるＰＭＯＳトランジスタ又はＮＭＯＳトラン
ジスタのゲートとソース間の電位差が変化するため、電
流供給能力が悪くなる欠点があるものの、２入力ＮＯＲ
回路又は２入力ＮＡＮＤ回路及びインバータ回路等が不
要であり、回路を簡素化し半導体装置上の専有面積を小
さくできるという効果がある。
【００７９】次に、本発明の第４の実施の形態のプルア
ップ／プルダウン回路を図７（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図１０（Ａ），（Ｂ）を参照すると、図１０
（Ａ）に示す本実施の形態のプルアップ回路の前述の第
３の実施の形態との相違点は、ＰＭＯＳトランジスタＰ
４の代わりに、電源電圧Ｖｃｃにソース及び基板電位を
接続しドレインにトランジスタＮ１のドレインを接続し
ゲートをプルアップ制御信号ＮＵに接続したＰＭＯＳト
ランジスタＰ５を備えることである。
ップ／プルダウン回路を図７（Ａ），（Ｂ）と共通の構
成要素には共通の参照文字／数字を付して同様に回路図
で示す図１０（Ａ），（Ｂ）を参照すると、図１０
（Ａ）に示す本実施の形態のプルアップ回路の前述の第
３の実施の形態との相違点は、ＰＭＯＳトランジスタＰ
４の代わりに、電源電圧Ｖｃｃにソース及び基板電位を
接続しドレインにトランジスタＮ１のドレインを接続し
ゲートをプルアップ制御信号ＮＵに接続したＰＭＯＳト
ランジスタＰ５を備えることである。
【００８０】また、図１０（Ｂ）に示す本実施の形態の
プルダウン回路の前述の第３の実施の形態との相違点
は、ＮＭＯＳトランジスタＮ４の代わりに接地電位ＧＮ
Ｄにソース及び基板電位を接続しドレインにトランジス
タＰ１のドレインを接続しゲートをプルダウン制御信号
ＮＤに接続したＮＭＯＳトランジスタＮ５を備えること
である。
プルダウン回路の前述の第３の実施の形態との相違点
は、ＮＭＯＳトランジスタＮ４の代わりに接地電位ＧＮ
Ｄにソース及び基板電位を接続しドレインにトランジス
タＰ１のドレインを接続しゲートをプルダウン制御信号
ＮＤに接続したＮＭＯＳトランジスタＮ５を備えること
である。
【００８１】本実施の形態ではプルアップ／プルダウン
回路を常時動作させる必要がない場合で、かつ少なくと
もプルアップ回路の動作が要求される時にはＬレベルに
なるプルアップ制御信号ＮＵをトランジスタＰ５のゲー
トに供給することによりトランジスタＰ５を導通状態と
してプルアップ回路を動作させる。
回路を常時動作させる必要がない場合で、かつ少なくと
もプルアップ回路の動作が要求される時にはＬレベルに
なるプルアップ制御信号ＮＵをトランジスタＰ５のゲー
トに供給することによりトランジスタＰ５を導通状態と
してプルアップ回路を動作させる。
【００８２】同様に、プルダウン回路は、Ｈレベルのプ
ルダウン制御信号ＮＤをトランジスタＮ５のゲートに供
給することによりトランジスタＮ５を導通状態としてプ
ルダウン回路を動作させる。
ルダウン制御信号ＮＤをトランジスタＮ５のゲートに供
給することによりトランジスタＮ５を導通状態としてプ
ルダウン回路を動作させる。
【００８３】この実施の形態におけるプルアップレベル
や静電破壊耐性は第１の実施の形態と同等の特性を実現
でる。
や静電破壊耐性は第１の実施の形態と同等の特性を実現
でる。
【００８４】本実施の形態固有の利点としては、第１の
実施の形態で必要であった２入力ＮＯＲ回路又は２入力
ＮＡＮＤ回路及びインバータ回路等が不要であり、回路
が簡素化できる利点がある。
実施の形態で必要であった２入力ＮＯＲ回路又は２入力
ＮＡＮＤ回路及びインバータ回路等が不要であり、回路
が簡素化できる利点がある。
【００８５】次に、本発明の第５の実施の形態のプルア
ップ／プルダウン回路を図１０（Ａ），（Ｂ）と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１１（Ａ），（Ｂ）を参照すると、図１１
（Ａ）に示す本実施の形態のプルアップ回路の前述の第
４の実施の形態との相違点は、ＮＭＯＳトランジスタＮ
１の代わりに、ドレインをＰＭＯＳトランジスタＰ５の
ドレインにソースをプルアップノードＯＵにそれぞれ接
続しゲートにプルアップ制御信号ＮＵの反転信号ＮＵＢ
の供給を受けるＮＭＯＳトランジスタＮ６と、プルアッ
プ制御信号ＮＵを反転して反転信号ＮＵＢを出力するイ
ンバータＩ３とを備えることである。
ップ／プルダウン回路を図１０（Ａ），（Ｂ）と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１１（Ａ），（Ｂ）を参照すると、図１１
（Ａ）に示す本実施の形態のプルアップ回路の前述の第
４の実施の形態との相違点は、ＮＭＯＳトランジスタＮ
１の代わりに、ドレインをＰＭＯＳトランジスタＰ５の
ドレインにソースをプルアップノードＯＵにそれぞれ接
続しゲートにプルアップ制御信号ＮＵの反転信号ＮＵＢ
の供給を受けるＮＭＯＳトランジスタＮ６と、プルアッ
プ制御信号ＮＵを反転して反転信号ＮＵＢを出力するイ
ンバータＩ３とを備えることである。
【００８６】また、図１１（Ｂ）に示す本実施の形態の
プルダウン回路の前述の第４の実施の形態との相違点
は、ＰＭＯＳトランジスタＰ１の代わりに、ドレインを
ＮＭＯＳトランジスタＮ５のドレインにソースをプルダ
ウンノードＯＤにゲートにプルダウン制御信号ＮＤの反
転信号ＮＤＢの供給を受けるＰＭＯＳトランジスタＰ６
と、プルダウン制御信号ＮＤを反転して反転信号ＮＤＢ
を出力するインバータＩ４とを備えることである。
プルダウン回路の前述の第４の実施の形態との相違点
は、ＰＭＯＳトランジスタＰ１の代わりに、ドレインを
ＮＭＯＳトランジスタＮ５のドレインにソースをプルダ
ウンノードＯＤにゲートにプルダウン制御信号ＮＤの反
転信号ＮＤＢの供給を受けるＰＭＯＳトランジスタＰ６
と、プルダウン制御信号ＮＤを反転して反転信号ＮＤＢ
を出力するインバータＩ４とを備えることである。
【００８７】本実施の形態ではプルアップ／プルダウン
回路を常時動作させる必要がない場合で、かつ少なくと
もプルアップ回路の動作が要求される時にはＬレベルに
なるプルアップ制御信号ＮＵをトランジスタＰ５のゲー
トにその反転信号ＮＵＢをトランジスタＮ６のゲートに
それぞれ供給することによりトランジスタＰ５，Ｎ６を
導通状態としてプルアップ回路を動作させる。
回路を常時動作させる必要がない場合で、かつ少なくと
もプルアップ回路の動作が要求される時にはＬレベルに
なるプルアップ制御信号ＮＵをトランジスタＰ５のゲー
トにその反転信号ＮＵＢをトランジスタＮ６のゲートに
それぞれ供給することによりトランジスタＰ５，Ｎ６を
導通状態としてプルアップ回路を動作させる。
【００８８】同様に、プルダウン回路は、Ｈレベルのプ
ルダウン制御信号ＮＤをトランジスタＮ５のゲートにそ
の反転信号ＮＤＢをトランジスタＰ６のゲートにそれぞ
れ供給することによりトランジスタＮ５，Ｐ６を導通状
態としてプルダウン回路を動作させる。
ルダウン制御信号ＮＤをトランジスタＮ５のゲートにそ
の反転信号ＮＤＢをトランジスタＰ６のゲートにそれぞ
れ供給することによりトランジスタＮ５，Ｐ６を導通状
態としてプルダウン回路を動作させる。
【００８９】この実施の形態におけるプルアップ／プル
ダウンレベルや静電破壊耐性は第１の実施の形態と同等
の特性を実現でる。
ダウンレベルや静電破壊耐性は第１の実施の形態と同等
の特性を実現でる。
【００９０】本実施の形態固有の利点としては、第１の
実施の形態で必要であった２入力ＮＯＲ回路又は２入力
ＮＡＮＤ回路等が不要であり、回路が簡素化できる利点
がある。
実施の形態で必要であった２入力ＮＯＲ回路又は２入力
ＮＡＮＤ回路等が不要であり、回路が簡素化できる利点
がある。
【００９１】さらに、プルアップノードＯＵから電流が
流れている場合には、第１の実施の形態ではトランジス
タＰ２の導通抵抗により節点Ａ２の電位が電源電圧Ｖｃ
ｃより低い電圧となり、トランジスタＮ１のゲート及び
ドレイン電圧が電源電圧Ｖｃｃよりも低電圧になるた
め、トランジスタＮ１の電流供給能力が低下する欠点が
あるが、本実施の形態ではプルアップ回路の動作中はト
ランジスタＮ６のゲートは常にＨレベルすなわち電源電
圧Ｖｃｃが供給されているので、トランジスタＮ６の電
流供給能力の低下を防止できる。
流れている場合には、第１の実施の形態ではトランジス
タＰ２の導通抵抗により節点Ａ２の電位が電源電圧Ｖｃ
ｃより低い電圧となり、トランジスタＮ１のゲート及び
ドレイン電圧が電源電圧Ｖｃｃよりも低電圧になるた
め、トランジスタＮ１の電流供給能力が低下する欠点が
あるが、本実施の形態ではプルアップ回路の動作中はト
ランジスタＮ６のゲートは常にＨレベルすなわち電源電
圧Ｖｃｃが供給されているので、トランジスタＮ６の電
流供給能力の低下を防止できる。
【００９２】同様に、プルダウンノードＯＤから電流が
流れている場合には、第１の実施の形態ではトランジス
タＮ２の導通抵抗により節点Ｂ２の電位が接地電位ＧＮ
Ｄより高い電圧となり、トランジスタＰ１のゲート及び
ドレイン電圧が接地電位ＧＮＤよりも高電圧になるた
め、トランジスタＰ１の電流供給能力が低下する欠点が
あるが、本実施の形態ではプルダウン回路の動作中はト
ランジスタＰ６のゲートは常にＬレベルすなわち接地電
位ＧＮＤが供給されているので、このトランジスタＰ６
の電流供給能力の低下を防止できる。
流れている場合には、第１の実施の形態ではトランジス
タＮ２の導通抵抗により節点Ｂ２の電位が接地電位ＧＮ
Ｄより高い電圧となり、トランジスタＰ１のゲート及び
ドレイン電圧が接地電位ＧＮＤよりも高電圧になるた
め、トランジスタＰ１の電流供給能力が低下する欠点が
あるが、本実施の形態ではプルダウン回路の動作中はト
ランジスタＰ６のゲートは常にＬレベルすなわち接地電
位ＧＮＤが供給されているので、このトランジスタＰ６
の電流供給能力の低下を防止できる。
【００９３】
【発明の効果】以上説明したように、本発明のプルアッ
プ回路及びプルダウン回路は、Ｎ／ＰＭＯＳトランジス
タのドレインゲート共通接続点にドレインを接続しソー
ス及び基板電位を正／接地電源に接続しゲートに供給を
受けたプルアップ／プルダウン制御信号に応答して導通
状態に設定されるＰ／ＮＭＯＳトランジスタを備えるこ
とにより、上記電源に外部より静電気等によるサージが
入力した場合でも直列接続したＰＭＯＳトランジスタと
ＮＭＯＳトランジスタが相互に負荷抵抗として作用して
これら両トランジスタに過剰電流が流れることを防止
し、回路面積の増大要因となる特殊なレイアウト方法を
適用しなくとも通常の周辺回路部と同等の静電破壊耐性
を実現できるという効果がある。
プ回路及びプルダウン回路は、Ｎ／ＰＭＯＳトランジス
タのドレインゲート共通接続点にドレインを接続しソー
ス及び基板電位を正／接地電源に接続しゲートに供給を
受けたプルアップ／プルダウン制御信号に応答して導通
状態に設定されるＰ／ＮＭＯＳトランジスタを備えるこ
とにより、上記電源に外部より静電気等によるサージが
入力した場合でも直列接続したＰＭＯＳトランジスタと
ＮＭＯＳトランジスタが相互に負荷抵抗として作用して
これら両トランジスタに過剰電流が流れることを防止
し、回路面積の増大要因となる特殊なレイアウト方法を
適用しなくとも通常の周辺回路部と同等の静電破壊耐性
を実現できるという効果がある。
【図１】本発明のプルアップ回路及びプルダウン回路の
第１の実施の形態を示す回路図である。
第１の実施の形態を示す回路図である。
【図２】本実施の形態のプルアップ回路及びプルダウン
回路における動作の一例を示す特性図である。
回路における動作の一例を示す特性図である。
【図３】本実施の形態のプルアップ回路を使用した第１
の半導体装置の回路図である。
の半導体装置の回路図である。
【図４】本実施の形態のプルアップ回路を使用した第２
の半導体装置の回路図である。
の半導体装置の回路図である。
【図５】本実施の形態のプルアップ回路及びプルダウン
回路を使用した第３の半導体装置の回路図である。
回路を使用した第３の半導体装置の回路図である。
【図６】本発明のプルアップ回路及びプルダウン回路の
第２の実施の形態を示す回路図である。
第２の実施の形態を示す回路図である。
【図７】本発明のプルアップ回路及びプルダウン回路の
第３の実施の形態を示す回路図である。
第３の実施の形態を示す回路図である。
【図８】本実施の形態のプルアップ回路における動作の
一例を示す特性図である。
一例を示す特性図である。
【図９】本実施の形態のプルダウン回路における動作の
一例を示す特性図である。
一例を示す特性図である。
【図１０】本発明のプルアップ回路及びプルダウン回路
の第４の実施の形態を示す回路図である。
の第４の実施の形態を示す回路図である。
【図１１】本発明のプルアップ回路及びプルダウン回路
の第５の実施の形態を示す回路図である。
の第５の実施の形態を示す回路図である。
【図１２】従来のプルアップ回路及びプルダウン回路の
一例を示す回路図である。
一例を示す回路図である。
【図１３】従来のプルアップ回路を使用した従来の第１
の半導体装置の回路図である。
の半導体装置の回路図である。
【図１４】従来のプルアップ回路を使用した従来の第２
の半導体装置の回路図である。
の半導体装置の回路図である。
【図１５】従来のプルアップ回路及びプルダウン回路を
使用した従来の第３の半導体装置の回路図である。
使用した従来の第３の半導体装置の回路図である。
【図１６】従来のプルアップ回路の構造を示す断面図で
ある。
ある。
【図１７】従来のプルアップ回路及びプルダウン回路に
おける動作の一例を示す特性図である。
おける動作の一例を示す特性図である。
【図１８】従来のプルアップ回路のレイアウトの一例を
示す平面図である。
示す平面図である。
１ 入力バッフア ２ 内部論理回路 ３ 出力バッフア ４，４Ａ プルアップ回路 ４１ トランジスタ群 Ｎ１〜Ｎ６，Ｐ１〜Ｐ６ トランジスタ ＮＯ１ ＮＯＲ回路 ＮＡ１ ＮＡＮＤ回路 Ｉ１〜Ｉ４ インバータ
Claims (12)
- 【請求項１】 ドレインとゲートとを共通接続接続し基
板電位を第１の電源に接続したＮチャネル型の第１のＭ
ＯＳトランジスタを備えこの第１のＭＯＳトランジスタ
のソースを半導体装置の内部回路の予め定めた第１の節
点に接続しこの第１の節点を強制的に前記第１の電源よ
り高い電位の第２の電源の電位方向に保持するためのプ
ルアップ回路において、 前記第１のＭＯＳトランジスタのドレインゲート共通接
続点である第２の節点にドレインを接続しソース及び基
板電位を前記第２の電源に接続しゲートに供給を受けた
プルアップ制御信号に応答して導通状態に設定されるＰ
チャネル型の第２のＭＯＳトランジスタを備えることを
特徴とするプルアップ回路。 - 【請求項２】 前記プルアップ制御信号の供給手段が、 一方の入力に外部制御信号及び他方の入力にその反転信
号の供給を受け出力を前記第２のＭＯＳトランジスタの
ゲートに接続した２入力ＮＯＲ回路と、 前記制御信号を反転して前記反転信号を生成するインバ
ータとを備えることを特徴とする請求項１記載のプルア
ップ回路。 - 【請求項３】 前記第２のトランジスタのゲートを前記
第１の節点に接続し、この第１の節点の電位を前記プル
アップ制御信号として作用させることを特徴とする請求
項１記載のプルアップ回路。 - 【請求項４】 前記第２の節点にドレインを接続しソー
ス及び基板電位を前記第２の電源に接続しゲートに供給
を受けた前記プルアップ制御信号の反転信号に応答して
導通状態に設定されるＰチャネル型の第３のＭＯＳトラ
ンジスタを備えることを特徴とする請求項１記載のプル
アップ回路。 - 【請求項５】 前記プルアップ制御信号が、予め定めた
プルアップ期間のみＬレベルを供給することを特徴とす
る請求項１記載のプルアップ回路。 - 【請求項６】 ゲートに供給を受けたプルアップ制御信
号に応答して導通し基板電位を第１の電源に接続したＮ
チャネル型の第１のＭＯＳトランジスタを備えこの第１
のＭＯＳトランジスタのソースを半導体装置の内部回路
の予め定めた第１の節点に接続しこの第１の節点を強制
的に前記第１の電源より高い電位の第２の電源の電位方
向に保持するためのプルアップ回路において、 前記第１のＭＯＳトランジスタのドレインにドレインを
接続しソース及び基板電位を前記第２の電源に接続しゲ
ートに供給を受けた前記プルアップ制御信号の反転信号
に応答して導通状態に設定されるＰチャネル型の第２の
ＭＯＳトランジスタを備えることを特徴とするプルアッ
プ回路。 - 【請求項７】 ドレインとゲートとを共通接続接続し基
板電位を第１の電源に接続したＰチャネル型の第１のＭ
ＯＳトランジスタを備えこの第１のＭＯＳトランジスタ
のソースを半導体装置の内部回路の予め定めた第１の節
点に接続しこの第１の節点を強制的に前記第１の電源よ
り低い電位の第２の電源の電位方向に保持するためのプ
ルダウン回路において、 前記第１のＭＯＳトランジスタのドレインゲート共通接
続点である第２の節点にドレインを接続しソース及び基
板電位を前記第２の電源に接続しゲートに供給を受けた
プルダウン制御信号に応答して導通状態に設定されるＮ
チャネル型の第２のＭＯＳトランジスタを備えることを
特徴とするプルダウン回路。 - 【請求項８】 前記プルダウン制御信号の供給手段が、 一方の入力に外部制御信号及び他方の入力にその反転信
号の供給を受け出力を前記第２のＭＯＳトランジスタの
ゲートに接続した２入力ＮＡＮＤ回路と、 前記制御信号を反転して前記反転信号を生成するインバ
ータとを備えることを特徴とする請求項７記載のプルダ
ウン回路。 - 【請求項９】 前記第２のトランジスタのゲートを前記
第１の節点に接続し、この第１の節点の電位を前記プル
ダウン制御信号として作用させることを特徴とする請求
項７記載のプルダウン回路。 - 【請求項１０】 前記第２の節点にドレインを接続しソ
ース及び基板電位を前記第２の電源に接続しゲートに供
給を受けた前記プルダウン制御信号の反転信号に応答し
て導通状態に設定されるＮチャネル型の第３のＭＯＳト
ランジスタを備えることを特徴とする請求項７記載のプ
ルダウン回路。 - 【請求項１１】 前記プルダウン制御信号が、予め定め
たプルダウン期間のみＨレベルを供給することを特徴と
する請求項７記載のプルダウン回路。 - 【請求項１２】 ゲートに供給を受けたプルダウン制御
信号に応答して導通し基板電位を第１の電源に接続した
Ｐチャネル型の第１のＭＯＳトランジスタを備えこの第
１のＭＯＳトランジスタのソースを半導体装置の内部回
路の予め定めた第１の節点に接続しこの第１の節点を強
制的に前記第１の電源より低い電位の第２の電源の電位
方向に保持するためのプルダウン回路において、 前記第１のＭＯＳトランジスタのドレインにドレインを
接続しソース及び基板電位を前記第２の電源に接続しゲ
ートに供給を受けた前記プルダウン制御信号の反転信号
に応答して導通状態に設定されるＮチャネル型の第２の
ＭＯＳトランジスタを備えることを特徴とするプルダウ
ン回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011074A JP2964971B2 (ja) | 1997-01-24 | 1997-01-24 | プルアップ回路及びプルダウン回路 |
| KR1019980002140A KR100304675B1 (ko) | 1997-01-24 | 1998-01-23 | 풀업및풀다운회로 |
| US09/012,398 US6163171A (en) | 1997-01-24 | 1998-01-23 | Pull-up and pull-down circuit |
| CN98105944A CN1132247C (zh) | 1997-01-24 | 1998-01-24 | 上拉和下拉电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9011074A JP2964971B2 (ja) | 1997-01-24 | 1997-01-24 | プルアップ回路及びプルダウン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209382A true JPH10209382A (ja) | 1998-08-07 |
| JP2964971B2 JP2964971B2 (ja) | 1999-10-18 |
Family
ID=11767842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9011074A Expired - Fee Related JP2964971B2 (ja) | 1997-01-24 | 1997-01-24 | プルアップ回路及びプルダウン回路 |
Country Status (4)
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|---|---|
| US (1) | US6163171A (ja) |
| JP (1) | JP2964971B2 (ja) |
| KR (1) | KR100304675B1 (ja) |
| CN (1) | CN1132247C (ja) |
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|---|---|---|---|---|
| JP2012085061A (ja) * | 2010-10-08 | 2012-04-26 | Sony Corp | レベル変換回路および表示装置、並びに電子機器 |
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| CN100452654C (zh) * | 2003-11-05 | 2009-01-14 | 中芯国际集成电路制造(上海)有限公司 | 用于高电压输入的上拉晶体管的栅极控制电路 |
| CN102842899B (zh) * | 2012-07-30 | 2015-09-30 | 中国科学院上海高等研究院 | 启动器的过流保护装置以及启动器 |
| CN112636744A (zh) * | 2020-12-24 | 2021-04-09 | 中国人民解放军国防科技大学 | 一种抗单粒子瞬态的高电平复位电路 |
| CN113489477B (zh) * | 2021-07-02 | 2024-04-02 | 山东汉旗科技有限公司 | 新型的pmos管衬底切换电路控制方法及系统 |
Family Cites Families (7)
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|---|---|---|---|---|
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| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| US5198699A (en) * | 1988-09-09 | 1993-03-30 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
| KR960014831B1 (ko) * | 1992-12-21 | 1996-10-21 | 엘지전자 주식회사 | 캠코더의 자동영상 안정화 장치 |
| JP2718375B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | チャージポンプ回路 |
| US5777509A (en) * | 1996-06-25 | 1998-07-07 | Symbios Logic Inc. | Apparatus and method for generating a current with a positive temperature coefficient |
| US5874836A (en) * | 1996-09-06 | 1999-02-23 | International Business Machines Corporation | High reliability I/O stacked fets |
-
1997
- 1997-01-24 JP JP9011074A patent/JP2964971B2/ja not_active Expired - Fee Related
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1998
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