CN1198017A - 上拉和下拉电路 - Google Patents

Abstract

本发明涉及一种上拉电路和一种下拉电路,其中,上拉电路包括有一pMOS晶体管(p2),所述pMOS晶体管(p2)的漏极被连接到第一节点(A2),所述pMOS晶体管(p2)的源极和衬底与一正电源(Vcc)相连,和所述pMOS晶体管(p2)的栅极由一上拉信号所控制;下拉电路包括有一nMOS晶体管(N2),所述nMOS晶体管(N2)的漏极与第一节点(B2)相连接,所述nMOS晶体管(N2)的源极和衬底与负电源(GND)相连,和所述nMOS晶体管(N2)的栅极由一下拉信号控制。

Description

上拉和下拉电路

本发明涉及一种上拉电路和一种下拉电路，特别涉及用于处于正或负电源电压电平的一半导体器件的一内部电路的某些节点的保持电位的上拉和下拉电路。

半导体器件的内部电路提供有用于处于正或负电源电压电平的某些节点的保持电位的上拉或下拉电路。在这些半导体器件中所使用的一常规上拉电路中，应用了一二极管连接nMOS(n沟道型金属氧化物半导体)晶体管，其栅极与电流通路的一端(漏极或源极，后面漏极来表示)，漏极连接到一正电源而源极与被上拉的节点相连接，同时一被应用于一常规下拉电路的二极管连接pMOS(p沟道型MOS)晶体管中，其源极与被下拉的节点相连接，漏极与被连接到一负电源的栅极相耦合。

图11A和11B示出了上述常规上拉和下拉电路。图11A的上拉电路包括有-nMOS晶体管N1，其栅极与漏极相连并且被连接到一正电源Vcc，其源极被连接到—上拉节点OU，并且其衬底与地GND相连。

所表示的阈值电压通过Vtn计算nMOS晶体管N1的反馈偏压效应，该上拉节点OU的最大电压由Vcc-Vtn表示(Vcc是电源电压)。因此，该上拉节点OU不可能被上拉到电源电压Vcc。例如，与阈值电压Vtn＝1V和电源电压Vcc＝5V时，该最大电压变为(5-1)＝4V。所以，图11A的该上拉电路主要用于该上拉节点需要比电源电压Vcc低的电压的场合，或只能连接到nMOS晶体管的场合。

类似地，图11B的该下拉电路包括有一pMOS晶体管p1，其栅极与漏极相连并连接到地GND，其源极连接到下拉节点OD，并且其衬底由正电源电压Vcc偏置。

该下拉节点OD的最小电压由GND-Vtp所给出(GND和Vtp分别是地电压和计算该pMOS晶体管p1的反馈偏压效应的阈值电压)。因此，该下拉节点OD不可能被下拉到地电压GND。例如，当阈值电压Vtp＝-1V和地电压GND＝OV时，该最小电压变为(0-(-1))＝1V。所以，图11B的下拉电路主要用于该下拉节点需要比地电压GND高的电压的场合，或只能连接到pMOS晶体管的场合。

下面说明使用这些上拉和下拉电路的某些例子。

图12示出了在所公布的日本专利公开号为50771/’95的说明书中所披露的一半导体电路的电路图，该电路包括有一与输入端子T1相连的输入缓冲器1，一与输出端子T2相连的输出缓冲器2，和连接在输入缓冲器1和输出缓冲器2之间的内部逻辑电路2。该输入缓冲器1和输出缓冲器3直接由一公共电源电压Vcc所驱动以与外部电路相接合。另一方面，该内部逻辑电路2由通过具有电压调整nMOS晶体管N1的上拉电路4从正电源Vcc提供给上拉节点OU的较低电压所驱动。通过这样有意的降低该驱动电压，在该内部电路2中可应用短沟道高速率的晶体管，并且还具有较低的功耗。

图13A和13B示出了在临时公开号103070/’96的日本待审专利申请中所披露的电荷泵电路的电路图，其中为了向输出端Vpcp输出一正的高电压，具有-nMOS晶体管N1的一上拉电路被用来向图13A的该电荷泵电路的一第一节点NA1提供一第一级电压，类似地，为了向输出端Vncp输出一页的高电压，具有-pMOS晶体管p1的一下拉电路被用来向图13B的该电荷泵电路的第一节点NB1提供一第一级电压。

当电源电压Vcc或GNS被适当调整时上述上拉和下拉电路正常地工作。但问题是例如由于静电，当电涌被施加到电源电压Vcc或GND时，它们很容易被破坏，其结果使该半导体器件发生故障，下面将对此予以说明。

图14A是具有nMOS晶体管N1的图11A的上拉电路的一半导体构成的一个例子的剖面图，其中横跨在一p型半导体衬底100上所构成的n型扩散层102和103的一保留膜上提供有一栅极104。

该n型扩散层102和103和该栅极104一起组成上拉电路的nMOS晶体管N1(后面称之为上拉晶体管)。n型扩散层102和栅极104与正电源Vcc相连而另一n型扩散层103与上拉节点OU相连。另外，一p型扩散层105被相邻于上拉晶体管N1而构成，用来向p型半导体衬底100提供偏压。该上拉晶体管的构件由一场保留膜101与该p型扩展层105分开。

图14B是包括图11A的上拉电路的半导体构成的另一例子的剖面示意图，其中，相邻于由n型扩散层102和103和栅极104所构成的上拉晶体管N1，由n型扩散层106和107和栅极108所组成的另一nMOS晶体管108来替代图14A中的p型扩散层105。该上拉晶体管N1和另一nMOS晶体管由场保留膜101和与地GND相连的n型扩散层107(另一nMOS晶体管的源极)所分隔。

图15的图表示出了当施加到n型扩散层102的电涌电压高于耐压V1时，通过图14A的p型扩散层105或图14B的n型扩散层107从n型扩散层102流到地GND的电流的特性。

在图14A的该半导体构成中，由于一电涌电压V4被施加给正电源Vcc，所以当这里施加有一高于耐压V1的高电压Vs时，由曲线L1至L2(通过点AM)所表示的一电涌电流通过p型半导体衬底100从n型扩散层102流到p型扩散层105。通常，n型扩散层102通过一低阻金属膜被连接到正电源Vcc，即使当电涌电流Is流动时，在n型扩散层102处高电压Vs的降落很小，如图15的曲线L4所示那样。因而，该电涌电流Is增加到如图15所示的曲线L2和L4的交叉点(V3，I1)。因此，当V3和I1中的一个值太高时，由于因涌电流值I1所导致的高温或因高电压V3所导致的电场而使得n型扩散层102被损坏。

在图14B的半导体结构的情况中，当所施加的高电压Vs高于该耐压V1时，该电涌电流IS以与图14A的情况相同的方式沿着曲线L1而流动。注入正空穴的电涌电流IS流入p型半导体衬底100，并且该p型半导体衬底的电势被做的较高。因此，例如当在图15的点AM处该电涌电流IS达到I2时，在被接地的相邻的n型扩散层107和p型半导体衬底100之间的p-n结变为正向偏置并且电子从用于该n型扩散层102的n型扩散层107被注入，如图从图15的点AM处开始的曲线L3所示与它们之间给出一负阻特性。

因此，在图14B的半导体结构的情况下，由于沿着由较低电涌电压V2所触发的强烈的电渗电流IS而产生的高温可使得n型扩散层102损坏。

该上拉晶体管N1的损坏主要由于这样的事实，即该正电源是通过低阻金属膜与在p型半导体衬底100上所形成的n型扩散层直接连接，但是，该p型半导体衬底100上所形成的n型，扩散层与其它电路部件一起被加有地电压GND。

为了防止n型扩散层的损坏，至今为止已建议了有各种用于在一半导体器件中构成上拉晶体管的元件布图设计，以使得通过使其电场强度减弱而改进耐压或为了减小电涌电流强度而保留必要的距离。

图16给出了一包括有栅极202和n型扩散层201的一常规上拉晶体管的元件布图的一个例子的示意图，其漏极侧通过接点(其中之一由标号205所表示)与提供有电源电压Vcc的一金属布线膜相接触，而其源极侧通过接触点与连接到输出节点OU的另一金属布线膜203相接触。

通常，n型扩散层的损坏是由于在一其边缘部分或连接到该栅极边缘的一部分上的高电压所造成的。因此，例如，在图16的现有技术中，与其它原来的晶体管的相应距离D11和D12相比较，对于由一栅极211和n型扩散层210组成的该上拉晶体管，由于加长了从接触点(例如，205)至n型扩散层201的边缘的距离D1以及至该栅极202的边缘的距离D2，从而由于该扩散层阻抗而抑制了所予想的电流。

至于栅极202，在一沟道部分和提供有栅极202的正电源Vcc的一接触点之间被提供有一长的市线通路，通过其电阻和电容给出所期望的一长的时间常数以防止可导致栅极202和衬底或n型扩散层201的源极侧之间的隔离膜的损坏的高峰值触发脉冲。

另外，为了防止由于如图14B所示的负阻而引起的强烈的电涌电流，一与地GND相连的P型扩散层206被提供在图16的元件布图中以将该上拉晶体管与连接到地GND的其它原来的nMOS晶体管的n型扩散层210相分离，这样该n型扩散层210可不被反向偏置到高的衬底电位。

另外，在图16的元件布图中，上拉晶体管和p型扩散层206和n型扩散层210之间的距离被做的较长以便提高上拉晶体管的耐压。

这些布图考虑的典型例子用来改善该上拉晶体管的耐压。

但是，这些布图技术不可避免的需要一较大的半导体芯片的空间，其结果造成低生产率和高产品成本。

另外，由于必须考虑诸如扩散层的生长方法或衬底材料的阻值之类的众多因素来进行设计，从而使元件布图或尺寸排列变得非常困难。这样，就使得在许多情况下半导体器件的耐压特性不可估算而是在制成之后进行测试，并且当发现有缺陷时则要再次进行元件布图的设计。

至此，已说明了该上拉晶体管所存在的问题。但是，除了极性不同之外，该下拉晶体管也存在有相同的问题，其中当相对于偏置为正电源电压Vcc的pMOS下拉晶体管的衬底电位而将一负高电压施加到直接连接到地GND的p型扩散层时该p型扩散层则被损坏。

因此，本发明的一个主要目的是提供一种无须任何特殊的布图考虑而具有相对其它相邻电路元件的相同耐压特性的上拉电路和下拉电路。

为了实现这个目的，本发明的上拉电路具有一nMOS晶体管，其栅极一漏极相连并连接到自一电源的一正端所提供的第一节点，其源极连接到一上拉节点和与电源的一负端相连的一衬底，还包括一pMOS晶体管，所述pMOS晶体管的一漏极连接到第一节点，所述pMOS晶体管的源极和衬底连接到正端，和所述pMOS晶体管的栅极由一上拉信号所控制；和

本发明的下拉电路具有一pMOS晶体管，其栅极一漏极相连并连接到自一电源的一负端所提供的第一节点，其源极连接到一下拉节点和与电源的一正端相连的一衬底，还包括一nMOS晶体管，所述nMOS晶体管的漏极连接到第一节点，所述nMOS晶体管的源极和衬底连接到负端，和所述nMOS晶体管的栅极由一下拉信号所控制。

因此，即使当一电涌被施加到该电源的正或负端，其过电流也可被防止，与原来的cMOS电路类似，相串接的nMOS晶体管和pMOS晶体管的每一个都作为相互之间的负载元件工作，而无须任何半导体芯片的特殊布图。

通过下面的说明和所附的权利要求将会使得本发明的其它的目的、特性和优点变得更为清楚，并且附图中的相同标号表示相应部分的相同部件。

图中：

图1A和1B示出了根据本发明的第一实施例的一上拉电路和一下拉电路；

图2的图表示出了流径图1A的该上拉晶体管N1的栅极一漏极连接的电流的电压-电流特性；

图3的一电路图示出了其中应用了图1A的上拉电路的一半导体电路；

图4A和4B的电路示出了在其中应用了图1A的上拉和下拉电路的电荷泵电路；

图5A和5B的电路示出了根据本发明的第二实施例的一上拉电路和下拉电路；

图6A和6B的电路示出根据本发明的第三实施例的一上拉电路和下拉电路；

图7A和7B的图表示出了图6A的上拉电路的上拉电压的上升；

图8A和8B的图表示出了图6B的下拉电路的下拉电压的下降；

图9A和9B的电路示出了根据本发明的第四实施例的一上拉电路和下拉电路；

图10A和10B的电路示出了根据本发明的第五实施例的一上拉电路和下拉电路；

图11A和11B示出了常规的上拉和下拉电路；

图12是以说明书号为50771/’95公布的一日本专利中所披露的一半导体电路的一电路图；

图13A和13B的电路图示出了在临时公布号为103070/’96的日本待审专利申请中所披露的电荷泵电路；

图14A是图11A的该上拉电路的一半导体构成的一个例子的剖视图；

图14B是包括有图11A的上拉电路的半导体构成的另一例子的剖视图；

图15的图表示出了当一浪涌电压高于施加到该n型扩散层102的耐压V1时，通过图14A的p型扩散层105或图14B的n型扩散层107从n型扩散层102流至地GND的电流的电压-电流特性；和

图16示出了一常规上拉晶体管的元件布图的一个例子的示意图。

现在，结合附图说明本发明的实施例。

图1A和1B所示电路是根据本发明的第一实施例的一上拉电路和一下拉电路。

图1A的上拉电路包括：

一个用来得到一控制信号NS的反相逻辑的反相器IN1，

一个用来得到控制信号NS和反相器IN1的输出的“或非”逻辑A1的二输入“或非”门NO1，和

一个pMOS晶体管p2，其栅极由二输入“或非”门NO1的输出所控制，源极和衬底与正电源Vcc相连，和漏极连接到节点A2，另外还有：

一个nMOS晶体管N1，其栅极与电流通路的一端(例如，一漏极)相连并连接到节点A2，因而连接到pMOS晶体管p2的漏极，源极连接到一上拉节点OU，和衬底与地GND相连，类似于图11A的nMOS晶体管N1。

类似地，该图1B的下拉电路包括：

一个用来得到控制信号NS的反相逻辑的反相器IN2；

一个用来得到控制信号NS和反相器IN2的输出的“与非”逻辑B1的二输入“与非”门NA1，和

一个nMOS晶体管N2，其栅极由二输入“与非”门NA1的输出所控制，源极和衬底与地GND相连，和漏极连接到节点B2，另外还有：

一个pMOS晶体管p1，其栅极连接到电流通路的一端(例如，一漏极)并且被连接到节点B2，因而，被连接到nMOS晶体管N2的漏极，源极与一下拉节点OD相连，和衬底与正电源Vcc相连，类似于图11B的pMOS晶体管p1。

图1A的上拉电路的正常工作如下所述。

二输入“或非”门NO1输出控制信号NS和它的反相信号的“或非”逻辑A1，该控制信号的反相信号与该控制信号NS的逻辑总是无关而保持在“低”电平。因此，pMOS晶体管p2总是保持在“ON”状态，向节点A2提供正电源电压Vcc，并且该pMOS晶体管N1将上拉节点OU上拉至与节点A2相同的电压。因此，得到与图11A的常规上拉电路相同的上拉电平Vcc-Vtn，也就是，由于反向偏置结果当正电源电压Vcc＝5V和阈值电压Vtn＝1V时，上拉电平为(5-1)＝4V。

以相同的方式，图1B的二输入“与非”门NA1输出控制信号NS和它的反相信号的“与非”逻辑B1，该控制信号的反相信号与该控制信号NS逻辑总是无关而保持在“高”电平。因此，该nMOS晶体管N2总是保持在“ON”状态，将节点B2维持在地电压GND，并且该pMOS晶体管p1将下拉节点OD下拉到与节点B2相同的电压。因此，得到与图11B的常规下拉电路相同的下拉电平GND-Vtp，也就是，当下拉电路正常工作时，由于反向偏置结果当地电压GND＝OV和阈值电压Vtp＝-1V时，该下拉电平为(0-(-1))＝1V。

图2示出了例如当由于正电源Vcc的一电涌电压V4的原因而使一高于阈值电压V1的高电压施加于其上时，流经图1A的上拉晶体管N1相连的栅极一漏极的电流的电压-电流特性。

如果不提供有该pMOS晶体管p2，则该由涌电流Is将沿曲线L1流动而使得衬底电位高，在点AM处相邻p-n结变为反向偏置，并且曲线L3给出负阻特性，结果一强烈的电流使得该上拉晶体管损坏。但是，在本实施例中，在节点A2和正电源Vcc之间提供了pMOS晶体管p2。因此，当该电涌电流Is开始流动时，通过由图2的曲线L5所表示的作为一负载元件工作的pMOS晶体管p2使得来自该电涌电压V4的高电压Vs被降低。因此，该浪涌电流Is被限制在由曲线L1和L5的交叉点(V5，I3)所给出的I3之内，从而防止了强烈的电流对该上拉晶体管N1的损坏。

根据本实施例的图1A的上拉电路和图11A的常规上拉电路之间的不同在于由于通过具有正电源电压的一金属布线膜直接提供的连接的栅极一漏极的很小的负载电阻而在该常规上拉电路中的电涌电流变的很强烈，而在本实施例中是通过pMOS晶体管p2来提供连接的栅极一漏极的负载电阻，pMOS晶体管p2和nMOS晶体管N2作为相互的负载电阻而工作。

当该上拉节点OU被认为是接地时，图1A的电路结构被用一在正电源Vcc和地GND之间所提供的由一pMOS和nMOS晶体管串接而组成的一普通的CMOS电路所等效，随着它的被选通连接正电源Vcc和地GND中的任一个，给出如普通CMOS电路相同的耐压特性。

因此，为了保持与其它电路相同的上拉电路的耐压特性在本实施例中无需如前面参考图16所述的进行特殊布图考虑。

图1B的下拉电路也相同，其中的下拉晶体管p1和nMOS晶体管N2作为相互的负载元件而工作，无需任何特殊布图考虑就可给出与其它相邻电路相同的耐压特性。

下面说明其中应用了本实施例的上拉和下拉电路的某些电路例子。

图3的电路图示出了相应于图12的半导体电路的一半导体电路，其中应用了图1A的上拉电路。图3的半导体电路提供了一上拉电路4A替换图12的上拉电路4。

该上拉电路4A包括：

一个nMOS晶体管N11至N12的一并联连接41，其中的每一晶体管具有一连接到上拉节点OU的源极，一栅和一漏极二极管连接和一偏置为地电压GND的衬底，

一个pMOS晶体管p2，其源极和衬底被连接到一正电源Vcc和它的漏极与一节点A2连接从而被连接到nMOS晶体管N11至N12的并联连接41的栅极一漏极连接处，和

一个反相器IN1，用来得到通过一输入端输入的一控制信号NS的反相逻辑，和

一个二输入“或非”门NO1，用来获得控制信号NS和该反相器IN1的输出的“或非”逻辑。

图3的该二输入“或非”门NO1输出控制信号NS和总是保持与该控制信号NS无关的“低”电平的它的反相信号的“或非”逻辑A1，并且该pMOS晶体管p2总是保持“ON”状态，以和图1A的方式相同的方式，向节点A2提供正电源电压Vcc。因此，上拉节点OU利用具有反向偏置结果的它的阈值电压提供一由从该节点A2的正电源电压Vcc的nMOS晶体管N11至N12的并联连接41被降低的电压，以与图12的半导体电路的相同方式，可在该内部逻辑电路2中应用短沟道高速和低耗晶体管。

当一电涌电压被施加到正电源电压Vcc时，结合图2所示，该上拉电路4A的耐压特性可与其它电路相同地被设计为输入缓冲器1，内部逻辑电路2和输出缓冲器3，而无需任何特殊的布图。

图4A和4B的电路图示出了相应于图13A和13B的电荷泵电路的电荷泵电路。图4A的电荷泵电路包括一pMOS晶体管p2，具有被连接到正电源电压Vcc的源极和衬底和连接到节点A2的漏极，一用来获得通过一输入端输入的控制信号NS的反相逻辑的反相器IN1，和一用来获得控制信号NS和该反相器IN1的输出的“或非”逻辑以控制pMOS晶体管p2的栅极的二输入“或非”门NO1，另外还包括一nMOS晶体管N1，它的栅极-漏极相连接并连接到点点A2以向作为一上拉电路的电荷泵的第一节点OU提供一第一级电压，同时图4B的电荷泵电路包括有一用来获得通过一输入端输入的控制信号NS的反相逻辑的反相器IN2，一用来获得控制信号NS和反相器IN2的输出的“与非”逻辑B1的二输入“与非”门NA1，和一nMOS晶体管N2，其栅极是由二输入“与非”门NA1的输出所控制，其源极和衬底被连接到地GND，和其漏极与节点B2相连，另外还包括用来向作为一下拉电路的电荷泵的第一节点OD提供第一级电压的pMOS晶体管p1。

在图4A和4B的该电荷泵电路中，以与图3的半导体电路相同的方式，该上拉和下拉电路具有与该电荷泵电路的周边电路等效的耐压特性。

因此，无需任何特殊的布图考虑而根据本实施例就可获得具有与其它相邻电路元件相同耐压特性的一上拉电路和一下拉电路。

现在参照图5A和5B的电路图来说明本发明第二实施例的上拉电路和下拉电路。图5A示出了第二实施例的上拉电路，其中所提供的一pMOS晶体管p3替代了图1A的上拉电路的二输入“或非”门NO1。

在图5的该实施例中，该pMOS晶体管p3的源极和衬底与正电源Vcc相连，其漏极与节点A2相连，其栅极由通过该输入端输入并且反相器IN1反相的控制信号NS的反相逻辑NB所控制，同时该pMOS晶体管p2的栅极被直接地与该输入端相连。

类似地，图5B所示的第二实施例的该下拉电路包括-nMOS晶体管N3来替代图1B的该下拉电路的二输入“与非”门NA1，该nMOS晶体管N3的源极和衬底与地GND相连，漏极与节点B2相连和栅极是由通过输入端输入和由反相器IN2反相的控制信号NS的反相逻辑NB所控制，nMOS晶体管N2的栅极直接与输入端相连。

在图5的上拉电路中，当该控制信号是在“低”电平时pMOS晶体管p2变为“ON”和当该控制信号是在“高”电平时pMOS晶体管p3变为“ON”，在这两种情况下该正电源电压Vcc均被提供给节点A2，也就是，与该控制信号的逻辑无关。因此，即使当一电涌电压被施加到那里时，图5A的上拉电路以与图1的实施例相同的方式工作。类似地，图5B的下拉电路以与图1B的实施例相同的方式工作。

在图5A和5B的第二实施例中，不需要二输入“或非”门NO1或二输入“与非”门NA1。因此，当pMOS晶体管p3或nMOS晶体管N3占用的空间小于二输入“或非”门NO1或二输入“与非”门NA1时，该半导体器件的空间比图1A和1B的第一实施例更加节省。

图6A和6B的电路示出了本发明的第三实施例的上拉和下拉电路。在图6A的该上拉电路中，包括有替代图1A的上拉电路的pMOS晶体管p2、二输入“或非”门NO1和反相器IN1的一pMOS晶体管p4，该晶体管p4的源极和衬底与正电源Vcc相连，漏极与节点A2相连和栅极与上拉节点OU相连，同时图6B的该下拉电路包括替代图1B的下拉电路的nMOS晶体管N2，二输入“与非”门NA1和反相器IN2的nMOS晶体管N4，该晶体管N4的源极和衬底与地GND相连，漏极与节点B2相连和栅极与下拉节点OD相连。

至于第三实施例的耐压，等效于第一和第二实施例的耐压。但是，该上拉电压或下拉电压与第一和第二实施例的上拉电压或下拉电压的差别很小，通过阈值电压的作用来考虑pMOS晶体管p4或nMOS晶体管N4的反向偏置的效果。

图7A和7B的图表示出了图6A的上拉电路的上拉电压的上升情况。由于pMOS晶体管p4的源极和衬底均被连接到正电源Vcc，根据该反向偏置作用该pMOS晶体管p4的阈值电压Vtp不变化，同时由于nMOS晶体管N1的衬底接地和源极与上拉节点OU相连所以nMOS晶体管N1的阈值电压Vtn改变，其电压上升。但是，为了说明方便起见，假定这里二者均为恒定的。

因7A示出了例如当|Vtp|≤Vtn，Vtp＝1V，Vtn＝1V时该上拉电压的上升。

在时间TO的初始状态下，节点A2和上拉节点二者的电位均为OV，正电源电压Vcc被提供。

栅极和漏极为OV和源极为5V，则pMOS晶体管p4为“ON”和节点A2被上拉。在时间T1，节点A2的电位变为Vtn＝1V，nMOS晶体管N1反转为“ON”和上拉节点OU被上拉。pMOS晶体管p4保持“ON”直到上拉节点到达Vcc+Vpt＝5-1＝4V，向节点A2提供正电源电压Vcc＝5V。当节点A2被提供有正电源电压Vcc＝5V时，具有阈值电压Vtn＝1V的nMOS晶体管N1也保持“ON”直到上拉节点OU到达5-1＝4V。因此，最后在时间T2，该上升节点OU被上拉到4V，具有与第一或第二实施例相同的上拉电压。

另一方面，在图7B中示出了例如当|Vtp|＞Vtn，Vtp＝-1.5V和Vtn＝1V时该上拉电压的上升情况。

以与图7A相同的方式，在时间T0处节点A2开始被上拉，当节点A2和上拉节点OU的电位是OV时提供有正电源电压Vcc。在时间T1当节点A2的电位变为Vtn＝1v时，nMOS晶体管N1反转为“ON”并且该上拉节点OU开始被上拉。

在当上拉节点OU达到Vcc+Vtp＝5-1.5＝3.5V的情况下，pMOS晶体管p4反转为“OFF”。当节点A2连续被提供有正电源电压Vcc＝5V时，具有阈值电压Vtn＝1V的nMOS晶体管N1可以保持“ON”状态直到上拉节点OU达到5-1＝4V。但是，在时间T2，当上拉节点OU被上拉到3.5V时，该pMOS晶体管p4反转为“OFF”状态。因此，当|Vtp|＞Vtn时在第三实施例中该上拉电压变得低于第一或第二实施例中的上拉电压。

但是，因为在其衬底接地的nMOS晶体管N1中该反向偏置效果较大所以|Vtp|＞Vtn是很少出现的。

类似地，图6B的下拉电路的下拉电压与图1B或图5B的下拉电路的下拉电压差别很小。

图8A和8B的图表示出了图6B的下拉电路的下拉电压的下降情况。这里，为了说明方便起见，pMOS晶体管p1和nMOS晶体管N4的阈值电压Vtp和Vtn被假定为是恒定的。

图8A示出了例如当|Vtp|≥Vtn，Vtp＝1V和Vtn＝1V时该上拉电压的上升。

在时间T0处节点B2和上拉节点的电位是5V，nMOS晶体管N4的源极接地。

栅极和漏极是5V和源极是OV，nMOS晶体管N4是“ON”和节点B2被下拉。在时间T1，节点B2的电位变为4V，pMOS晶体管p1反转为“ON”和下拉节点OD开始被下拉。nMOS晶体管N4保持为“ON”直到下拉节点OD被下拉直到Vtn＝1V。当节点B2是OV时，具有阈值电压Vtp＝-1V的pMOS晶体管p1仍保持为“ON”状态直到该下拉节点OD被下拉到1V。因此，在时间T2，该下拉节点OD被下拉到1V，具有与第一或第二实施例相同的下拉电压。

另一方面，在图8B中示出了例如当|Vtp|＜Vtn，Vtp＝-1V和Vtn＝1.5V时该下拉电压下降的情况。

以与图8A相同的方式，在时间T0处当节点B2和下拉节点OD是5V时nMOS晶体管N4的源极接地，该节点B2开始被下拉。当在时间T1节点B2的电位变为4V时，pMOS晶体管p1反转为“ON”状态并且下拉节点OD开始被下拉。

当该下拉节点OD被下拉到Vtn＝1.5V时，nMOS晶体管N4反转为“OFF”状态。当节点B2通过nMOS晶体管N4连续地被接地时，具有阈值电压Vtp＝-1V的pMOS晶体管p1可保持“ON”状态直到该下拉节点OD被下拉到1V。但是，在时间T2，当下拉节点OD被下拉到1.5V时，nMOS晶体管N4被反转为“OFF”状态。因此，在第三实施例中当|Vtp|＜Vtn时，该下拉电压变得高于第一或第二实施例。

但是，如上所述，由于在具有其衬底被偏置为正电源电压Vcc的pMOS晶体管p1中该反向偏压的效果较大所以|Vtp|＜Vtn的情况很难出现。

根据第三实施例的图6A的上拉电路和图6B的下拉电路有这样一个缺点，即很少考虑由于当上拉节点OU被上拉或下拉节点OD被下拉时在pMOS晶体管p4或nMOS晶体管N4的栅极和源极之间的电压差被减小而导致的电流提供能力。但是，它们不需要第一实施例中的反相器IN1或IN2和二输入“或非”门NO1或二输入“与非”门NA1，从而能够简化电路结构和减小半导体芯片尺寸。这是第三实施例的优点所在。

现在，参照具有类似于图6A和6B相应电路的构成的图9A和9B的电路图来说明根据第四实施例的上拉和下拉电路。

图9A的上拉电路包括有一pMOS晶体管p5，它的源极和衬底与正电源Vcc相连，它的漏极与节点A2相连和它的栅极受控于上拉信号NU，该pMOS晶体管p5替代了图6A中的pMOS晶体管p4，同时，图9B的下拉电路包括有一nMOS晶体管N5，它的源极和衬底与地GND相连，它的漏极与节点B2相连和它的栅极受控于下拉信号ND，该nMOS晶体管N5替代了图6B中的nMOS晶体管N4。

当该上拉电路工作时上拉信号NU变为“低”电平和当该下拉电路工作时下拉信号ND变为“高”电平。

在利用了合适的上拉信号NU和下拉信号ND的条件下，第四实施例的上拉和下拉电路具有第三实施例的相同优点而没有涉及考虑电流供给能力的缺点。

图10A和10B的电路示出了根据本发明第五实施例的上拉和下拉电路。

与图9A和9B的上拉和下拉电路比较，图10A的上拉电路包括有一用来获得该上拉信号NU的反相逻辑的反相器IN3，和一nMOS上拉晶体管N6，它的漏极与节点A2相连，它的源极与上拉节点OU相连，它的衬底接地GND，和它的栅极由该反相器IN3的输出控制，该nMOS上拉晶体管N6替代了图9A的nMOS上拉晶体管N1，同时图10B的下拉电路包括有一用来获得该下拉信号ND的反相逻辑的反相器IN4，和一pMOS下拉晶体管p6，它的漏极与节点B2相连，它的源极与下拉节点OD相连，它的衬底与正电源Vcc相连，和它的栅极由反相器IN4的输出所控制，该pMOS下拉晶体管p6替代了图9B的pMOS下拉晶体管p1。

与第四实施例相同的方式，当该上拉电路工作时pMOS晶体管p5和nMOS上拉晶体管N6均使得该上拉信号NU变为“低”电平，和当该下拉电路工作时nMOS晶体管N5和pMOS下拉晶体管p6均使得该下拉信号ND变为“高”电平。

因此，第五实施例的上拉和下拉电路以与第四实施例的上拉和下拉电路相同方式工作。与第四实施例相比较，第五实施例的上拉和下拉电路需要反相器IN3和IN4。但是，当它们工作时nMOS上拉晶体管N6或pMOS下拉晶体管p6的栅极被移到正电源电压Vcc或地电平GND，同时由于例如图1A的pMOS晶体管p2或图1B的nMOS晶体管N2的“接通电阻”(on-resistance)的原因，nMOS上拉晶体管N1或pMOS下拉晶体管p1的栅极-漏极相连的电位下降或上升很小。因此，第五实施例的上拉电路和下拉电路比第一至第四实施例的上拉电路和下拉电路具有更高的电流供给能力。

如上所述，在本发明的该上拉电路中，在正电源和一nMOS上拉晶体管的栅极-漏极连接之间提供有一pMOS晶体管，其衬底与正电源相连并该上拉电路工作时它被控制为“ON”状态，和在本发明的该下拉电路中，在地与pMOS上拉晶体管的栅极-漏极连接之间提供有一pMOS晶体管，其衬底与地相连和当该下拉电路工作时被控制为“ON”状态。因此，即使与一电涌被施加到正电源或地时，也可防止过电流，这是由于类似于普通的CMOS电路，每一个串接的nMOS晶体管和pMOS晶体管都可相互作为负载元件而工作的原因，而无需对半导体芯片进行特殊的布图设计。

Claims (12)

1、一种上拉电路，具有一nMOS晶体管，其栅极一漏极相连并与从一电源的正端所提供的第一节点相连，其源极与一上拉节点相连和其衬底与该电源的负端相连，所述上拉电路包括：

一个pMOS晶体管，所述pMOS晶体管的漏极与该第一节点相连，所述pMOS晶体管的源极和衬底连接到该正端，和所述pMOS晶体管的栅极由一上拉信号控制。

2、如权利要求1的上拉电路，进一步包括：

一个反相器，用来获得一控制信号的反相逻辑；和

一个二输入“或非”门，用来输出具有所述控制信号和所述反相器的输出的“或非”逻辑的所述上拉信号。

3、如权利要求1的上拉电路，进一步包括：

一个反相器，用来获得所述上拉信号的反相逻辑；

一个第二pMOS晶体管，所述第二pMOS晶体管的漏极与该第一节点相连，所述第二pMOS晶体管的源极和衬底连接到该正端，和所述第二pMOS晶体管的栅极由所述反相器的输出所控制。

4、如权利要求1的上拉电路，其中：

所述上拉信号是从由将所述pMOS晶体管的所述栅极连接到该第一节点的第一节点得到的。

5、如权利要求1的上拉电路，其中：

当该上拉电路工作时所述上拉信号变为“低”电平。

6、一种上拉电路，具有一nMSO晶体管，其栅极由一上拉信号控制，其漏极连接到从电源的一正端所提供的第一节点，其源极连接到一上拉节点和其衬底与电源的一负端相连，所述上拉电路包括：

一个反相器，用来获得该上拉信号的反相逻辑；和

一个pMOS晶体管，所述pMOS晶体管的漏极连接到第一节点，所述pMOS晶体管的源极和衬底连接到该正端，和所述pMOS晶体管的栅极由所述反相器的输出所控制。

7、一种下拉电路，具有一pMOS晶体管，其栅极-漏极相连并与自电源的负端所提供的第一节点相连，其源极与一下拉节点相连和其衬底与该电源的一正端相连，所述下拉电路包括：

一个nMOS晶体管，所述nMOS晶体管的漏极与该第一节点相连，所述nMOS晶体管的源极和衬底连接到该负端，和所述nMOS晶体管的栅极由一下拉信号所控制。

8、如权利要求7的下拉电路，进一步包括：

一个反相器，用来获得一控制信号的反相逻辑；和

一个二输入“与非”门，用来输出具有所述控制信号和所述反相器的输出的“与非”逻辑的所述下拉信号。

9、如权利要求7的下拉电路，进一步包括：

一个反相器，用来获得所述下拉信号的反相逻辑；和

一个第二nMOS晶体管，所述第二nMOS晶体管的漏极与第一节点相连，所述第二nMOS晶体管的源极和衬底与该负端相连，和所述第二nMOS晶体管的栅极由所述反相器的输出所控制。

10、如权利要求7的下拉电路，其中：

所述下拉信号是从由所述nMOS晶体管的所述栅极连接到第一节点的该第一节点获得的。

11、如权利要求7的下拉电路，其中：

当该下拉电路工作时所述下拉信号变为“高”电平。

12、一种下拉电路，具有一pMOS晶体管，其栅极由一下拉信号所控制，其漏极连接到从电源的一负端所提供的第一节点，其源极连接到下拉节点和其衬底与该电源的一正端相连，所述下拉电路包括：

一个反相器，用来获得该下拉信号的反相逻辑；和

一个nMOS晶体管，所述nMOS晶体管的漏极与该第一节点相连，所述nMOS晶体管的源极和衬底与该负端相连，和所述nMOS晶体管的栅极由所述反相器的输出所控制。

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