CN1268057C - 触发器电路 - Google Patents

Abstract

一种触发器电路，具有采用动态电路的输入部和采用静态电路的输出部，在比时钟周期短的脉冲宽度的期间内进行数据存取，可以减少晶体管数量、电路面积，降低电能消耗。该触发器电路，将构成与输入部(1)的输出侧连接的锁存电路(2)的反相电路(INV1)的输出，作为控制部(3)的输入使用。这样，从控制部(3)向输入部(1)输出的控制信号得到稳定，可以防止电路元件不需要的动作，降低无为的电力消耗，另外，由于可以同时实现控制部(3)的构成的简化，所以可以减少构成中晶体管的数量，缩小电路面积。

Description

触发器电路

技术领域

本发明涉及一种高速动作的触发器电路，详细讲涉及一种晶体管数量少、低耗电的触发器电路。

背景技术

一般，在半导体集成电路中的逻辑电路中，触发器电路对面积、耗电、关键路径延迟的影响大，希望触发器电路能小面积化、低耗电化、高速化。

以往，针对高速用途，有一种采用了在比时钟周期短的脉冲宽度期间进行数据存取的锁存电路的触发器电路。以下，对这种结构的触发器电路的现有技术例进行说明。

图13表示被称为SDFF(Semi-Dynamic Flip-Flop)的触发器电路的一构成例。

在图13中，D表示输入端子，CK表示时钟端子，Q表示输出端子。MP1、MP2表示PMOS晶体管，MN1、MN2、MN3、MN4以及MN5表示NMOS晶体管，INV1、INV2、INV3、INV4、INV5以及INV6表示反相电路，NAND1表示NAND电路。另外，CKD以及n1表示节点，IQ表示内部输出端子、QB表示反相输出端子。

上述PMOS晶体管MP1和3个上述NMOS晶体管MN1、MN2、MN3串联连接，上述PMOS晶体管MP1的源极连接在电源上，上述NMOS晶体管MN3的源极接地。上述反相电路INV1、INV2构成将时钟端子CK的时钟信号(以下称为时钟信号CK)延迟后传送给上述NAND电路NAND1的输入端子上的延迟电路，串联插入到上述时钟端子CK和上述NAND电路NAND1的上述输入端子之间。上述NAND电路NAND1的2个输入端子中的与上述反相电路INV2的输出端子连接的上述输入端子为节点CKD，另一方的输入端子为节点n1。上述节点n1与上述PMOS晶体管MP1和上述NMOS晶体管MN1之间的连接点、上述反相电路INV3的输出端子、上述PMOS晶体管MP2与上述NMOS晶体管MN5之间的连接点连接。另外，上述NAND电路NAND1的输出端子与上述NMOS晶体管MN1的栅极端子连接。上述反相电路INV3、INV4构成为将上述反相电路INV3的输出端子连接在上述反相电路INV4的输入端子上、将上述反相电路INV4的输出端子连接在上述反相电路INV3的输入端子上的锁存电路，为了保持上述节点n1的值，将上述反相电路INV3的输出侧和上述反相电路INV4的输入侧连接在上述节点n1上。上述PMOS晶体管MP2与上述NMOS晶体管MN4、MN5串联连接。上述PMOS晶体管MP2的源极连接在电源上，上述NMOS晶体管MN5的源极接地。另外，上述时钟端子CK与上述PMOS晶体管MP1的栅极、上述NMOS晶体管MN3、MN4的各栅极、上述反相电路INV1的输入端子连接。上述反相电路INV5、INV6和上述反相电路INV3、INV4同样，构成锁存电路，保持上述反相输出端子QB的值。

在美国专利第5917355号说明书(第3～7栏以及图4)中，在输出级没有采用上述反相电路INV7，触发器电路从上述内部输出端子IQ直接驱动外部。但是，为了防止由上述反相电路INV5、INV6保持的数据因施加在输出布线上的串扰噪声而发生变化，或者当输出负载大时动作速度极端降低的情况，采用上述反相电路INV7来驱动输出负载是很实用的。因此，以下对包括上述反相电路INV7的情况进行说明。

在图13中，在上述时钟信号CK处于低电平的期间的初始状态下，由上述PMOS晶体管MP1对上述节点n1充电，向高电平转移。这时，由于上述NMOS晶体管MN4以及上述PMOS晶体管MP2处于截止状态，上述输出端子Q保持以前的值。

然后，当上述时钟信号CK转移到高电平时，上述节点CKD并不会立即转移到高电平，由上述反相电路INV1、INV2延迟后才转移到高电平。在上述时钟信号CK为高电平并且上述节点CKD的信号为低电平的期间(以后称为评价期间)，由于上述NMOS晶体管MN1变成导通状态，在该期间如果输入端子D的输入信号(以下称为输入信号D)为高电平，则上述节点n1的信号由于电平放电而转移到低电平，由上述PMOS晶体管MP2将上述内部输出端子IQ的信号转移到高电平，经过延迟，上述输出端子Q的输出信号也转移到高电平。另一方面，在上述评价期间，如果上述输入信号D为低电平，则由于NMOS晶体管MN2为截止状态，所以上述节点n1的信号仍维持高电平，上述NMOS晶体管MN4、MN5成为导通状态，使上述内部输出端子IQ的信号转移到低电平，经过延迟，上述输出端子Q的输出信号也转移到低电平。

然后，上述时钟信号CK为高电平并且上述节点CKD的信号转移到高电平的状态(以下称为保持期间)，这时，如果上述节点n1的信号是高电平，由上述NAND电路NAND1使上述NMOS晶体管MN1成截止状态，对上述输入信号D的值不影响，由上述反相电路INV3、INV4将上述节点n1的信号保持在高电平。另一方面，当上述节点n1为低电平的状态下进入到保持期间时，由于上述PMOS晶体管MP1为截止状态，与上述输入信号D的值无关，由上述反相电路INV3、INV4将上述节点n1的信号保持在低电平。

【专利文献1】美国专利第5917355号说明书(第3～7栏以及图4)

但是，经过本发明人等的探讨表明，在上述现有技术的触发器电路中存在以下的缺点。即，在图13所示的现有技术的电路中，时钟信号CK从低电平向高电平转移进入到评价期间时，当输入信号D为高电平时，为了使节点n1可靠地从高电平转移到低电平，需要在NMOS晶体管MN2、MN3导通的基础上，使NMOS晶体管MN1也保持一定期间的导通状态。因此，在将上述时钟信号CK向节点CKD传输的路径中需要配置由反相电路INV1、INV2构成的延迟电路，增加这两个反相电路INV1、INV2后，构成中的MOS晶体管的数量增多，存在布局面积增大的问题。在图13的构成中，电路由25个MOS晶体管构成。

另外，如上述那样在输入信号D为高电平、时钟信号CK从低电平向高电平转移时，节点n1的信号虽然从高电平向低电平转移，但在这之后的时钟信号CK从高电平向低电平转移而返回到初始状态的过程中，由于PMOS晶体管MP1导通，NMOS晶体管MN3截止，所以节点n1的信号被固定在高电平上。因此，节点n1固定在高电平不取决于NMOS晶体管MN1的动作。但是，NAND电路NAND1的输出，从当初的高电平先转移到低电平，然后，经过由反相电路INV3、INV4构成的延迟电路的延迟时间后再次转移到高电平，在不需要的情况下使NMOS晶体管MN1截止。这样，在图13的现有技术的电路中，包含有无作为消耗电能的电路动作。

发明内容

本发明正是解决上述现有的问题点的发明，其目的在于提供一种所用MOS晶体管的数量少、并且耗电小的触发器电路，以及即使构成中的晶体管数量和以前相同也可以提高动作速度的触发器电路。

为解决上述课题，在本发明中，在不设置专用的由反相电路INV1、INV2构成的延迟电路的情况下构成SDFF的触发器电路，并且通过消除返回初始状态时的不需要的电路动作，尽可能减少所用MOS晶体管的数量并且消除无为的电能消耗。

即，本发明之1所述发明的触发器电路，其特征在于：包括：输入端子、时钟端子、输出端子；输入向所述输入端子输入的信号以及所述时钟端子的时钟信号的输入部；锁存所述输入部的输出的锁存电路；具有第1节点、控制所述输入部的动作的控制部；以及从所述输出端子输出信号的输出部。所述输入部，作为控制信号接收所述控制部的第1节点的电平，并且具有第2节点，当所述时钟端子的时钟信号为低电平时与所述输入端子的输入信号值无关地从所述第2节点输出高电平信号，当所述时钟端子的时钟信号为高电平并且所述控制部的第1节点的控制信号为高电平时从所述第2节点输出取决于所述输入端子的输入信号的逻辑信号。所述锁存电路，接收所述输入部的第2节点的信号，并且具有第3节点，当所述时钟端子的时钟信号为高电平并且所述控制部的第1节点的控制信号为低电平时保持所述第2节点的信号，并从所述第3节点输出将所述输入部的第2节点的信号逻辑反相后的信号。所述控制部，接收所述时钟端子的时钟信号以及所述锁存电路的所述第3节点的信号，当所述时钟端子的时钟信号为低电平时从所述第1节点输出高电平的信号，当所述时钟端子的时钟信号为高电平时从所述第1节点输出将与所述锁存电路的所述第3节点的信号相同电平的信号经过给定延迟值延时后的信号。所述输出部，接收所述控制部的所述第1节点的信号以及所述锁存电路的所述第3节点的信号，当所述控制部的所述第1节点的信号为高电平并且所述锁存电路的所述第3节点的信号为低电平时，保持所述输出端子的信号，当所述控制部的所述第1节点的信号为低电平时，从所述输出端子输出取决于所述第1节点的信号的逻辑信号，另外当所述第3节点的信号为高电平时，输出取决于所述第3节点的信号的逻辑信号。

本发明之2所述发明的触发器电路，其特征在于：包括：输入端子、时钟端子、输出端子；输入向上述输入端子输入的信号以及上述时钟端子的时钟信号的输入部；锁存上述输入部的输出的锁存电路；具有第1节点、控制上述输入部的动作的控制部；以及从上述输出端子输出信号的输出部。上述输入部，作为控制信号接收上述控制部的第1节点的电平，并且具有第2节点，当上述时钟端子的时钟信号为低电平时与上述输入端子的输入信号值无关从上述第2节点输出高电平信号，当上述时钟端子的时钟信号为高电平并且上述控制部的第1节点的控制信号为高电平时从上述第2节点输出取决于上述输入端子的输入信号的逻辑信号。上述锁存电路，接收上述输入部的第2节点的信号，并且具有第3节点，当上述时钟端子的时钟信号为高电平并且上述控制部的第1节点的控制信号为低电平时保持上述第2节点的信号，从上述第3节点输出将上述输入部的第2节点的信号逻辑反相后的信号。上述控制部，接收上述时钟端子的时钟信号以及上述锁存电路的上述第3节点的信号，当上述时钟端子的时钟信号为低电平时从上述第1节点输出高电平的信号，当上述时钟端子的时钟信号为高电平时从上述第1节点输出将与上述锁存电路的上述第3节点的信号相同电平的信号经过给定延迟值延时后的信号。上述输出部，在上述时钟端子施加低电平信号时，保持上述输出端子的信号，在上述时钟端子施加高电平信号时，从上述输出端子输出取决于上述第2节点的信号的逻辑信号。

本发明之3所述发明，是在本发明之1所述的触发器电路中，其特征在于：上述控制部包括将向上述输入部输出的控制信号延迟的延迟电路。

本发明之4所述发明，是在本发明之2所述的触发器电路中，其特征在于：上述控制部包括将向上述输入部输出的控制信号延迟的延迟电路。

本发明之5所述发明，是在本发明之1所述的触发器电路中，其特征在于：上述锁存电路，包括当上述控制部的第1节点的信号为高电平并且上述锁存电路的第3节点的信号为低电平时隔断向上述输入部的第2节点供给电流的路径的第1隔断装置。

本发明之6所述发明，是在本发明之1所述的触发器电路中，其特征在于：上述锁存电路，包括当上述控制部的第1节点的信号为高电平并且上述锁存电路的第3节点的信号为低电平时隔断向上述输入部的第2节点供给电流的路径的第1隔断装置。

本发明之7所述发明，是在本发明之1所述的触发器电路中，其特征在于：上述输出部，包括当上述锁存电路的第2节点的信号为低电平时，隔断在上述控制部的第1节点上短暂出现的低电平信号向上述输出端子传递的第2隔断装置。

本发明之8所述发明，是在本发明之2所述的触发器电路中，其特征在于：上述输出部，包括当上述锁存电路的第2节点的信号为低电平时，隔断在上述控制部的第1节点上短暂出现的低电平信号向上述输出端子传递的第2隔断装置。

本发明之9所述发明，是在本发明之1所述的触发器电路中，其特征在于：上述输出部，包括栅极端子与上述第2节点连接、源极与电源连接、漏极与上述输出端子连接的PMOS晶体管。

本发明之10所述发明，是在本发明之2所述的触发器电路中，其特征在于：上述输出部，包括栅极端子与上述第2节点连接、源极与电源连接、漏极与上述输出端子连接的PMOS晶体管。

这样，在本发明之1所述的发明中，利用与输入部的第2节点(输出节点)连接的锁存电路，将该锁存电路的第3节点(输出节点)作为控制部的输入使用，因而可以简化在现有技术的图13中由2个反相电路INV1、INV2以及NAND电路NAND1构成的部分，所以可以减少MOS晶体管的数量，缩小布局面积。其结果可以降低电能消耗。

然后，在此基础上，上述控制部，接收上述时钟端子的时钟信号以及上述锁存电路的上述第3节点的信号，当上述时钟端子的时钟信号为低电平时从上述第1节点输出高电平的信号，当上述时钟端子的时钟信号为高电平时，如果输入信号为高电平，从上述第1节点输出将与上述锁存电路的上述第3节点的信号相同的高电平信号。因此，当输入信号为高电平时，本发明的触发器电路，与时钟信号从低电平向高电平的变化以及其相反的变化无关，可以将第1节点的电平固定在高电平，防止控制信号的电平不必要的变动，可以削减无用的电能消耗。

另外，在本发明之2所述的发明中，向输出部输入的2个信号和上述发明不同，虽然改变了输出部的电路构成，但仍然原样维持输出部的电路功能，所以尽管只有输出部采用了另外的电路，也可以和上述发明同样，获得控制部简化以及降低电能消耗的效果。

另外，在本发明之3以及4所述的发明中，在从控制部的第1节点向输入部传递控制信号的路径中插入了延迟电路，所以通过该延迟电路，将控制部的输出信号向输入部传递时可以获得适当的延迟时间，可以简易实现电路动作的稳定化。

另外，在本发明之5以及6所述的发明中，当上述第1节点的信号为高电平并且上述第3节点的信号为低电平时，由于锁存电路可以防止对上述第2节点的变化妨碍的动作，可以缩短上述第2节点从高电平转移到低电平的时间，使触发器电路根据高速化。

进一步，在本发明之7以及8所述的发明中，在上述触发器电路中，当在上述输入端子上施加高电平并且上述时钟端子的信号从低电平向高电平转移时，即使产生上述第1节点的电位先下降然后再次返回到高电平的尖脉冲的情况，利用第2隔断装置可以防止尖脉冲向输出端子输出。

然后，在本发明之9以及1O所述的发明中，在上述第2节点从高电平向低电平转移时，由于可以使上述输出端子高速转移到高电平，所以可以防止在内部产生的尖脉冲向输出信号传播，并且使触发器电路更加高速化。

如上所述，依据本发明之1～10所述发明的触发器电路，可以尽量削减构成中的MOS晶体管的数量，降低电能消耗。宾服可防止从控制部向输入部输出的控制信号的不必要的变动，可以进一步降低电能消耗。

特别是，依据本发明之3以及4所述发明的触发器电路，由于在从控制部向输入部的输出路径中插入了延迟电路，所以可以在输入部的状态稳定后从控制部向输入部输入控制信号，可以使触发器电路的动作稳定。

依据本发明之5以及6所述发明的触发器电路，当在输入端子上施加低电平信号，并且时钟信号从低电平向高电平转移时，由于缩短了输入部的第2节点从高电平转移到低电平的时间，具有使动作进一步高速化的效果。

依据本发明之7以及8所述发明的触发器电路，当第2节点的信号为低电平时，由于隔断了在第1节点上短暂出现的低电平信号向输出端子的传递，所以可以防止在输出端子上出现尖脉冲，可以降低电能消耗。

依据本发明之9以及10所述发明的触发器电路，当第2节点的信号从高电平向低电平转移时，由于使输出端子高速提升到高电平，所以可以使触发器电路的动作更加高速化。

附图说明

图1表示本发明第1实施例中的触发器电路的电路图。

图2表示图1所示触发器电路的动作时序图。

图3表示本发明第2实施例中的触发器电路的电路图。

图4表示本发明第3实施例中的触发器电路的电路图。

图5表示本发明第4实施例中的触发器电路的电路图。

图6表示本发明第4实施例中的另一触发器电路的电路图。

图7表示本发明第4实施例中的又一触发器电路的电路图。

图8表示本发明第5实施例中的触发器电路的电路图。

图9表示图8所示触发器电路的动作时序图。

图10表示本发明第6实施例中的触发器电路的电路图。

图11表示本发明第7实施例中的触发器电路的电路图。

图12表示本发明第8实施例中的触发器电路的电路图。

图13表示现有技术的触发器电路的电路图。

图中：1-输入部、2-锁存电路、3-控制部、4-输出部、10-延迟电路、12-第1隔断装置、13-第2隔断装置、MP3-PMOS晶体管、MP5-PMOS晶体管、MN6-NMOS晶体管、NAND-NAND电路、INV-反相电路、N-节点、D-输入端子、CK-时钟端子、Q-输出端子。

具体实施方式

以下参照附图说明本发明实施例的触发器电路。

(第1实施例)

图1表示本发明第1实施例中的触发器电路的电路图。在该图中，D表示输入端子，CK表示时钟端子，Q表示输出端子。1表示动态型输入部、2表示锁存电路、3表示控制部、4表示静态型输出部。

上述控制部3具有第1节点n1，将该第1节点n1的信号作为控制信号来控制上述输入部1的动作。上述输入部1，输入上述时钟端子CK的时钟信号(以下简称为时钟信号CK)和上述输入端子D的输入信号(以下简称为输入信号D)，并且具有第2节点n2，从该第2节点n2输出信号。上述锁存电路2输入来自上述输入部1的第2节点n2的输出信号，并且具有第3节点n3，将来自上述输入部1的输出信号锁存，从上述第3节点n3输出锁存信号。上述输出部4，输入上述锁存电路2的输出信号以及上述控制部3的输出信号，从上述输出端子Q输出信号。

具体讲，上述输入部，包括PMOS晶体管MP1和3个NMOS晶体管MN1、MN2、MN3，在该输入部中，PMOS晶体管MP1和3个NMOS晶体管MN1、MN2、MN3串联连接，并且上述PMOS晶体管MP1的源极与电源连接，上述NMOS晶体管MN3的源极接地。另外，上述PMOS晶体管MP1的漏极与上述NMOS晶体管MN1的漏极之间的连接点为第2节点n2。在该电路构成中，上述输入部1，在上述时钟信号CK为低电平时，由于上述PMOS晶体管MP1导通，上述NMOS晶体管MN1截止，所以与上述输入信号D的值无关，从上述第2节点n2输出高电平的信号。另外，当上述时钟信号CK为高电平，并且上述控制部3的第1节点n1的信号电平(控制信号)为高电平时，由于NMOS晶体管MN1、MN3导通，所以上述输入部1，在输入信号D为高电平时使第2节点n2的信号变成低电平，相反，当输入信号D为低电平时使第2节点n2的信号变成高电平。即，这时，取决于上述输入信号D，将该输入信号D逻辑反相后的值的信号从上述第2节点n2输出。另外，当上述时钟信号CK为高电平并且上述节点n1的信号为低电平时，PMOS晶体管MP1以及NMOS晶体管MN3均截止，在上述第2节点n2上由上述锁存电路2保持信号电平。

上述锁存电路2，包括2个反相电路INV1、INV2，上述反相电路INV1的输出端子与上述反相电路INV2的输入端子连接，上述反相电路INV2的输出端子与上述反相电路INV1的输入端子连接。在该锁存电路2中的上述反相电路INV1的输入端子上，连接有作为上述输入部1的输出的上述第2节点n2，并且以上述反相电路INV1的输出端子作为上述第3节点n3。在该电路构成中，上述反相电路INV1将上述输入部1的第2节点n2的信号逻辑反相后从上述第3节点n3输出。

上述控制部3，包括2个PMOS晶体管MP2、MP3、和NMOS晶体管MN4。在该控制部3中，上述PMOS晶体管MP2和上述NMOS晶体管MN4串联连接并且上述PMOS晶体管MP2的源极与电源连接，上述NMOS晶体管MN4的源极与上述第3节点n3连接。另外，上述PMOS晶体管MP2的栅极与上述NMOS晶体管MN4的栅极连接，其连接点与上述时钟端子CK连接。作为该控制部3的输出端子的上述PMOS晶体管MP2的漏极和上述NMOS晶体管MN4的漏极之间的连接点与上述第1节点n1连接，以该第1节点n1的信号作为控制信号，向上述输入部1的NMOS晶体管MN3的栅极输入。另外，上述PMOS晶体管MP3的源极与电源连接，漏极与上述第1节点n1连接。

在这种电路构成的控制部3中，当上述时钟信号CK为低电平时，由于PMOS晶体管MP2导通，NMOS晶体管MN4截止，所以从上述第1节点n1输出高电平信号。另外，当上述时钟信号CK为高电平时，由于PMOS晶体管MP2截止，NMOS晶体管MN4导通，所以上述锁存电路2的第3节点n3的信号通过上述NMOS晶体管MN4传递到第1节点n1，因而从该第1节点n1输出和上述锁存电路2的第3节点n3相同电平的信号。这时，上述锁存电路2的第3节点n3的信号，会延迟上述NMOS晶体管MN4对上述第1节点n1的电荷充放电的时间后，传递给上述第1节点n1。上述PMOS晶体管MP3的作用是，如后所述，当在上述锁存电路2的第3节点n3上施加高电平信号时会使上述第1节点n1的信号保持高电平，以及对上述锁存电路2的第3节点n3的低电平信号向上述第1节点n1的传递进行延迟。

上述输出部4包括NAND电路NAND1、2个反相电路INV3、INV4、NMOS晶体管MN5，上述NAND电路NAND1的2个输入端子中一方的输入端子与上述控制部3的第1节点n1连接，另一方输入端子与上述反相电路INV3的输入端子连接，另外，上述NAND电路NAND1的输出端子与所述反相电路INV3的输入端子连接，以该连接点作为第4节点n4。该第4节点n4分别与上述控制部3的PMOS晶体管MP3的栅极、上述反相电路INV4的输入端子、上述NMOS晶体管MN5的漏极连接。另外，上述NMOS晶体管MN5，其源极接地，栅极与上述锁存电路2的第3节点n3连接。在这种电路构成的输出部4中，当上述锁存电路2的第3节点n3的信号为低电平并且上述控制部3的第1节点n1的信号为高电平时，由于上述NMOS晶体管MN5处于截止状态，所以由NAND电路NAND1以及反相电路INV3，保持输出端子Q的输出(以下简称为输出信号Q)的值。另外，当上述锁存电路2的第3节点n3的信号为高电平并且上述控制部3的第1节点n1的信号为高电平时，由于上述NMOS晶体管MN5处于导通状态，第4节点n4的信号成为低电平，从上述输出端子Q输出高电平信号。当上述锁存电路2的第3节点n3的信号为低电平并且上述控制部3的第1节点n1的信号为低电平时，由于上述NMOS晶体管MN5处于截止状态并且在上述NAND电路NAND1上输入上述控制部3的第1节点n1的信号，从第4节点n4输出高电平信号，从上述输出端子Q输出低电平信号。

图2表示图1的触发器电路的动作时序图。以下，采用图2说明图1的触发器电路的动作。

在图1中，当时钟信号CK为低电平的期间(图2的t1、t4、t7的期间)，由PMOS晶体管MP1、MP2分别将输入部1的第2节点n2以及控制部3的第1节点n1的信号设定成高电平。这时，上述第3节点n3成为将上述第2节点n2的信号逻辑反相后的低电平状态，因此，上述输出部4的NMOS晶体管MN5截止，由上述NAND电路NAND1和上述反相电路INV3保持上述输出信号Q的值。

然后，当时钟信号CK从低电平转移到高电平时，如果上述输入信号D为高电平(图2的t2期间)，由于上述NMOS晶体管MN1、MN2、MN3均处于导通状态，所以上述输入部1的第2节点n2的电荷经放电后成为低电平。这时，上述第3节点n3的信号随着上述第2节点n2的信号转移到低电平而转移到高电平。这样，上述输出部4的NMOS晶体管MN5导通，输出部4的第4节点n4的信号转移到低电平，上述第4节点n4的信号经过反相电路INV4逻辑反相后，输出信号Q转移到高电平。另外，由于伴随着上述时钟信号CK从低电平转移到高电平，控制部3的NMOS晶体管MN4会导通，所以虽然最初第1节点n1的信号要从高电平转移到第3节点n3的低电平，但当而后的上述节点n3转移到高电平后，向低电平的转移就会停止(这时所产生的波形称为尖脉冲)。在该第1节点n1上产生的尖脉冲用图2的符号g表示。这时，上述第1节点n1的电位虽然从高电平的电位下降了上述NMOS晶体管MN4的阈值电压的量，但在上述第4节点n4的信号转移到低电平后，上述PMOS晶体管MP3导通，又被拉回到高电平的电位上。

然后，当上述第2节点n2的信号转移到低电平并且上述时钟信号CK为高电平时(图2的t3期间)，即使上述输入信号D从高电平变到低电平，锁存电路2前后的节点n2、n3的信号也会由上述锁存电路2保持。这样，上述锁存电路2的输出节点(第3节点n3)转移到高电平，经过一定延迟时间后输出信号Q的信号电平转移到高电平后，输出信号Q的电平被保持，而与上述输入信号D的变化无关。

另一方面，当时钟信号CK从低电平转移到高电平、输入信号D为低电平时(图2的t5期间)，由于输入部1的NMOS晶体管MN2截止，所以第2节点n2的信号仍然保持在高电平。因此，锁存电路2的第3节点n3的信号也保持在低电平。这样，控制部3的第1节点n1，通过处于导通状态的NMOS晶体管MN4，向该第3节点n3放电，而从高电平转移到低电平。这时，在输出部4，上述控制部3的第1节点n1的低电平信号输入到NAND电路NAND1，第4节点n4的信号成为高电平，因而输出信号Q成为低电平。

这样，在控制部3的第1节点n1的信号转移到低电平并且时钟信号CK处于高电平状态的图2的t6期间，即使输入信号D从低电平变化到高电平，输入部1的NMOS晶体管MN3因上述控制部3的第1节点n1的低电平控制信号作用为截止状态，所以锁存电路的第2节点n2不放电，保持在高电平。因此，向输出部4的输入信号(控制部3的第1节点n1的信号)的电平以及锁存电路2的第3节点n3的信号电平不变化，在输出端子Q的低电平输出，就与上述输入信号D的变化无关，而保持原样。

在本实施例中应注意的点是，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平时，如果在第2节点n2完全转移到低电平之前，第1节点n1的信号已从高电平向低电平变化，则会出现第2节点n2的信号不能变化到低电平，或者变化速度慢的情况。另外，如果第1节点n1的信号从高电平向低电平的变化太迟，则当时钟信号CK从低电平转移到高电平并且上述输入信号D为低电平时，会增大从时钟信号Ck的转移到输出信号的转移的延迟时间。因此，为了使从第3节点n3到第1节点n1的延迟时间最佳，可以适当调整控制部3的NMOS晶体管MN4的电流驱动能力。另外，如果在第1节点n1上产生的尖脉冲波形g下降到比输出部4的NAND电路NAND1的逻辑阈值还低的电压时，第4节点n4、以及输出端子Q也会产生尖脉冲，会增大电能消耗。因此，为了不使在第1节点n1上产生的尖脉冲波形g的最低电位低于上述NAND电路NAND1的逻辑阈值，可以适当调整控制部3的PMOS晶体管MP3、以及NMOS晶体管MN4等的尺寸。即，在本实施例中，通过增大上述PMOS晶体管MP3的尺寸、减小上述NMOS晶体管MN4的尺寸，可以减小尖脉冲波形g的振幅。

在此，如果将图13所示的现有技术电路和本实施例进行比较，在现有技术电路中，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平时，通过使PMOS晶体管MP1截止，3个NMOS晶体管MN1、MN2、MN3全导通，可以使第1节点n1的信号向低电平转移，然后，由反相电路INV1、INV2构成的延迟电路使节点CKD的电平从高电平向低电平变化。这时，为了使上述节点n1的信号可靠地转移到低电平，需要在NMOS晶体管MN2、MN3导通动作的基础上，使NMOS晶体管MN1也保持导通状态，因此，需要在将上述时钟信号CK传递到节点CKD的路径上配置由反相电路INV1、INV2构成的延迟电路。

在本实施例的图1的电路中，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平时，PMOS晶体管MP1截止，3个NMOS晶体管MN1、MN2、MN3全导通。这样，相当于图13的节点n1的图1的第2节点n2的信号向低电平转移的过程和现有技术相同。但是，在相当于图13的NAND电路NAND1的输出节点的图1的第1节点n1的信号电平，通过这时处于导通状态的NMOS晶体管MN4，得到第3节点n3的高电平信号，保持在高电平。

其结果，本实施例的电路，不需要采用现有技术的图13中的反相电路INV1、INV2，就可以使相当于图13的NMOS晶体管MN1的图1的NMOS晶体管MN3保持导通状态。

如上所述，本实施例的电路，采用比图13的现有技术电路少5个的共计20个MOS晶体管就可以构成触发器电路。并且由于由少数量MOS晶体管构成，所以相应地减少了动作的晶体管的个数，同时也减少了寄生电容，可以降低电能消耗。

另外，连接在上述输入部1的第2节点n2上的负载由于只有锁存电路2，所以与在相当于上述第2节点n2的图13的现有技术电路中的第1节点n1上连接了PMOS晶体管MP2、NMOS晶体管MN5、构成锁存电路的反相电路INV3、INV4以及NAND电路NAND1的状态相比，减少了负载，可以使上述输入部1的动作高速化，其结果，可以提高触发器电路的动作速度。

(第2实施例)

以下参照图3对本发明第2实施例的触发器电路进行说明。另外，在以下的实施例中，具有和上述第1实施例同样功能的构成要素，采用相同的符号，并省略其说明。

图3所示的触发器电路和在上述第1实施例中说明的图1的电路为大致相同的构成，其不同点在于在控制部3上追加了延迟电路10。即，图3的电路，为了延迟从第1节点n1施加到输入部1的NMOS晶体管MN3的栅极上的控制信号，第1节点n1的控制信号在经过由2个反相电路INV5、INV6串联连接构成的延迟电路10后施加在输入部1的NMOS晶体管MN3的栅极上。在此，上述反相电路INV6的输出端子和输入部1的NMOS晶体管MN3的栅极之间的连接点设为第5节点n5。

这样，在本实施例中，从锁存电路2的第3节点n3的电位变化到控制部3的第1节点n1的电位变化为止的延迟时间短时，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平时，在上述输入部1的第2节点n2的电位变化到低电平之前，即使控制部3的第1节点n1的信号从高电平变化到低电平，由于控制部3的第5节点n5的信号在给定时间保持高电平，所以可以使输入部1的第2节点n2的信号可靠变化到低电平。另外，本实施例的电路，当时钟信号CK从低电平转移到高电平并且上述输入信号D为高电平时，可以防止增大从上述时钟信号CK的转移到上述输出信号Q转移为止的延迟时间。

上述反相电路INV5、INV6，只是在控制部3的第1节点n1的信号电平变化时动作。即，由于反相电路INV5、INV6，只是在时钟信号CK为低电平时、或在输入信号D上施加低电平信号的情况下时钟信号CK从低电平转移到高电平时、以及从该状态进一步地时钟信号从高电平转移到低电平时才动作，所以与图13的现有技术电路那样在时钟信号每次变化时反相电路INV1、INV2都会动作的情况相比，可以降低耗电。

如上所述，本实施例的电路，采用比图13的现有技术电路少1个的共计24个MOS晶体管就可以构成触发器电路，并且与图13的现有技术电路相比，可以降低电能消耗。

(第3实施例)

以下参照附图对本发明第3实施例的触发器电路进行说明。

图4表示本实施例的触发器电路的电路图。基本构成和图3所示的触发器电路相同。本实施例中的图4的电路，只是将图3所示第2实施例的PMOS晶体管MP3的配置位置进行了变更。即，在图3中栅极与第4节点n4连接并且连接在电源和第1节点n1之间的PMOS晶体管MP3，在本实施例中，栅极与输入部1的第2节点n2连接，并与NMOS晶体管MN4并联连接，用于将第1节点n1上拉到电源电位。

本实施例中的图4的触发器电路，在保持图3中的触发器电路的功能的情况下，当输入信号D为低电平并且时钟信号CK从低电平向高电平转移时，即，在处于高电平的第1节点n1的电位需要快速转移到第3节点n3的低电平电位时，可以削减不需要的延迟时间。以下对其动作详细说明。

对于图3中的触发器电路，当输入信号D为低电平并且时钟信号CK从低电平向高电平转移时，锁存电路2的第3节点n3的电位处于低电平，通过NMOS晶体管MN4的导通，控制部1的第1节点n1向上述第3节点n3的低电平转移。在此，如果第4节点n4为低电平，则PMOS晶体管MP3为导通状态，将第1节点n1的电位固定在高电平。在此，随着时钟信号CK转移到高电平，通过使比PMOS晶体管MP3的电流驱动能力大的NMOS晶体管MN4导通，第1节点n1开始放电。然后，通过使第1节点n1的电位到NAND电路NAND1的逻辑阈值以下，由NAND电路NAND1和反相电路INV3保持的值变化到逻辑上相反的值。其结果，第4节点的信号成为高电平，这样，使PMOS晶体管MP3成截止状态。这时，从电源向第1节点n1的电流供给停止，第1节点n1向低电平的转移加速。因此，在图3的电路中，第1节点n1向低电平的转移，在其转移初期存在由PMOS晶体管MP3向第1节点n1供给电流的缺点，产生了延迟。

与此相比，对于图4的本实施例中的触发器电路，PMOS晶体管MP3不与电源连接。因此，当输入信号D为低电平并且时钟信号CK从低电平向高电平转移时，PMOS晶体管MP2由于和第2实施例中的图3的触发器电路同样处于截止状态，所以不会从电源通过PMOS晶体管MP2向第1节点n1供给电流。另外，由于PMOS晶体管MP3，是其两端与NMOS晶体管MN4并联连接的传输门结构，所以不会从电源通过该PMOS晶体管MP3向第1节点n1供给电流，对第1节点n1向上述低电平的转移不产生影响。这样，和图3的电路相比，可以高速向低电平转移。即，该PMOS晶体管MP3，在输入信号为低电平并且时钟信号从低电平向高电平转移时，阻止从电源向第1节点n1的电流供给。

如上所述，在本实施例中，采用比图13的现有技术电路少1个的共计24个MOS晶体管就可以构成触发器电路，并且不会从PMOS晶体管MP3供给无用的电流，所以与图1、图3所示的第1及第2实施例的触发器电路相比，可以降低电能消耗。另外，由于不从上述PMOS晶体管MP3供给电流，所以可以加快第1节点向低电平的转移速度，和图3所示的第2实施例的触发器电路相比，可以高速化。

(第4实施例)

另外，图5示出了第4实施例。用于将节点n1上拉到高电平的PMOS晶体管MP3的栅极与节点n2连接，源极与电源连接。另外，具有在节点n5为高电平且输入信号D为高电平时，用于隔断施加到反相器INV2的电源的PMOS晶体管MP4、MP5。

当输入信号D为高电平且时钟信号CK上升、输出信号Q从低电平转移到高电平时，虽然节点n2、节点n4都从高电平转移到低电平，但节点n2比节点n4先转移。因此，通过使PMOS晶体管MP3的栅极与节点n2连接，而不与节点n4连接，可以减小所述节点n1的尖脉冲。另外，这时，由于PMOS交通法MP4、MP5均为截止状态，所以因施加到反相电路INV2上的电源被隔断，节点n2从高电平转移到低电平时就不会发生信号冲突，可以提高节点n2的转移速度。

如上所述，根据本实施例，虽然与图4的构成相比MOS晶体管数量增加了2个，但可以减小尖脉冲，并且实现高速化。

另外，图6示出了与图1、图3、图4、图5所示的电路的输出部4不同的另一电路构成。在该电路中，替代NAND电路NAND1，具有PMOS晶体管MP6和反相电路INV7。在此，PMOS晶体管MP6的栅极与节点n1连接，并插在电源与节点n4之间。另外，反相电路INV7的输出端子与节点n4连接，其输入端子与反相电路INV3的输出端子连接。在这一构成中，与图1、图3、图4所示的输出部4相比，可以减少1个MOS晶体管的数量来构成。但是，因为节点n4上升时下降时反相电路INV7和信号都会冲突，所以需要使PMOS晶体管MP6及NMOS晶体管MN5的电流驱动能力远大于反相电路INV7的。

另外，另外，图7示出了与图1、图3、图4、图5、图6所示的电路的输出部4不同的又一电路构成。在该电路中，替代NAND电路NAND1，具有PMOS晶体管MP6、MP7、MP8和NMOS晶体管MN6、MN7。在这一构成中，与图1、图3、图4、图5所示的输出部4相比，虽然增加了1个MOS晶体管，但是，因为节点n4上升时下降时都不会发生信号冲突，所以可以高速化。

此外，在图6、图7中，输出部4以外的电路虽然与图5的电路构成相同，但在图1、图3、图4的电路构成中也可以采用图6、图7输出部4的电路构成。

(第5实施例)

以下参照附图对本发明第5实施例的触发器电路进行说明。

图8表示本实施例的触发器电路的电路图。图8的本实施例中的触发器电路和第3实施例中的图4所示电路相比，只是输出部4的构成不同。

在图4的触发器电路中，在输出部4上输入了控制部3的第1节点n1的信号和锁存电路2的第3节点n3的信号，在本实施例的触发器电路中，输出部4，输入时钟信号CK以及输入部1的输出节点的第2节点n2的信号，将输出信号Q输出。具体讲，输出部4，包括PMOS晶体管MP4、2个NMOS晶体管MN5、MN6、3个反相电路INV4、INV7、INV8。上述PMOS晶体管MP4和2个上述NMOS晶体管MN5、MN6串联连接，该PMOS晶体管MP4与电源连接，NMOS晶体管MN6接地。另外，在上述NMOS晶体管MN5的栅极上输入时钟信号CK，上述PMOS晶体管MP4和上述NMOS晶体管MN6的两栅极与上述节点n2连接。在此，上述PMOS晶体管MP4的漏极和上述NMOS晶体管MN5的漏极之间的连接点为第4节点n4。上述反相电路INV7、INV8，和由反相电路INV1、INV2构成的上述锁存电路2具有同样的构成，保持和输出信号Q在逻辑上相反的值。上述反相电路INV7的输入端子与上述第4节点n4连接，并且输出端子与上述反相电路INV4的输入端子连接。

在这种电路构成的输出部4中，当上述时钟信号CK为低电平时，输入部1的第2节点n2的信号为高电平，上述PMOS晶体管MP4和上述NMOS晶体管MN5截止，上述第4节点n4通过由反相电路INV7、INV8构成的锁存电路保持信号电平，这样保持输出信号Q。另外，当时钟信号CK为高电平时，通过使上述NMOS晶体管MN5成导通状态，PMOS晶体管MP4和NMOS晶体管MN6作为CMOS反相器发挥作用，将上述第2节点n2的信号反相后的信号向输出端子Q输出。

图9表示图8的触发器电路的动作时序图。以下，采用图9说明图8的触发器电路的动作。

在图8中，当时钟信号CK为低电平的期间(图9的t1、t4、t7的期间)，通过上述PMOS晶体管MP1、MP2分别将上述第2节点n2、第1节点n1以及第5节点n5充电到高电平。在产生将上述述第2节点n2的信号反相后的电平信号的第3节点n3上施加低电平。另外，NMOS晶体管MN5以及PMOS晶体管MP4截止，保持输出部4的第4节点n4的信号电平，通过由反相电路INV7、INV8构成的锁存电路保持输出信号Q的值。

然后，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平(图9的t2期间)，由于上述NMOS晶体管MN1、MN2、MN3均导通，所以上述第2节点n2的电荷放电后成为低电平。这时，上述第3节点n3的信号随着上述第2节点n2的信号转移到低电平而转移到高电平。通过使该上述第2节点n2转移到低电平，在输出部4中，上述PMOS晶体管MP4导通，第4节点n4的信号变化到高电平。该第4节点n4的高电平信号，由上述反相电路INV7、INV4依次反相，向上述输出端子Q输出高电平信号。另外，将第1节点n1的信号延迟后传递给第5节点n5。

然后，当上述第2节点n2的信号转移到低电平后(图9的t3期间)，即使上述输入信号D从高电平变到低电平，由上述反相电路INV1、INV2构成的锁存电路2保持上述第2节点n2以及第3节点n3的信号。这时，输出部4的PMOS晶体管MP4保持导通状态，第4节点n4的电位保持高电平，上述输出端子Q的电位保持在高电平。

当上述时钟信号CK从低电平转移到高电平并且上述输入信号D为低电平时(图9的t5期间)，由于上述NMOS晶体管MN2截止，输入部1的第2节点n2的信号仍然保持在高电平，锁存电路2的第3节点n3的信号也保持在低电平。另外，控制部3的NMOS晶体管MN4由于时钟信号CK转移到高电平而导通。这样，控制部3的第1节点n1，通过处于导通状态的NMOS晶体管MN4与第3节点n3连接，从高电平向与第3节点n3相同的低电平转移。然后，在延迟了反相电路INV5、INV6的延迟时间后，上述第5节点n5的信号转移到低电平，输入部1的NMOS晶体管MN3截止。这时，在输出部4，由于NMOS晶体管MN5、MN6均导通，PMOS晶体管MP4截止，所以第4节点n4的信号成为低电平，从输出信号Q输出低电平信号。

然后，在时钟信号CK处于高电平状态下控制部3的第1节点n1的信号转移到低电平后(图9的t6期间)，即使输入信号D从低电平变化到高电平，由于NMOS晶体管MN3截止，输入部1的第2节点n2不放电，由上述从锁存电路2保持在高电平电位上。其结果，上述输出端子Q的信号保持在低电平的电位。

如上所述，在本实施例中，输出部4的构成与图4所示第3实施例的输出部4不同，但可以实现同样的功能，获得和第3实施例相同的效果。并且，本实施例的电路，采用比图13的现有技术电路少1个的共计24个MOS晶体管就可以构成触发器电路。

(第6实施例)

然后，参照附图对本发明第6实施例的触发器电路进行说明。

图10表示本实施例的触发器电路的电路图。图10的触发器电路对第5实施例的锁存电路2的构成进行了进一步改进。即，和图8所示第5实施例具体的不同点在于，在锁存电路2中，在2个反相电路INV1、INV2的基础上，包括PMOS晶体管MP5。在本实施例中，上述反相电路INV2，由PMOS晶体管MP6和NMOS晶体管MN7串联连接构成的并NMOS晶体管MN7的源极接地的CMOS反相电路所构成。另外，上述追加的PMOS晶体管MP5插入到上述反相电路INV2和电源之间。该PMOS晶体管MP5的栅极与控制部3的第5节点n5连接。

本实施例的电路构成，当时钟信号CK从低电平转移到高电平并且输入信号D为高电平时，在上述输入部2中缩短第2节点n2的放电时间，加速触发器电路的动作。以下，对于该动作，采用图9的时序图详细说明。

在图10中，当时钟信号CK为低电平的期间(图9的t1、t4、t7的期间)，控制部3的第5节点n5由于按照上述第2实施例说明的那样充电到高电平的电位，PMOS晶体管MP5截止。输入部1中第2节点n2的电位通过PMOS晶体管MP1充电到高电平电位。

然后，当输入信号D为高电平并且时钟信号CK从低电平转移到高电平(图9的t2期间)，由于3个NMOS晶体管MN1、MN2、MN3均导通，所以输入部1的第2节点n2的电荷放电后成为低电平。在此，当没有本实施例的特征的PMOS晶体管MP5时，即，在图8的触发器电路构成中，接收第3节点n3的低电平信号而处于导通状态的PMOS晶体管MP6向第2节点n2供给电流，反相电路INV2妨碍第2节点n2的信号转移到低电平，延长了转移时间。但是，在具有PMOS晶体管MP5的本实施例中，在该过程中，当初由于上述PMOS晶体管MP5截止并NMOS晶体管MN7也截止，锁存电路2的反相电路INV2不向第2节点n2供给电流。这样，上述反相电路INV2不会妨碍上述第2节点n2的信号从高电平转移到低电平。因此，该PMOS晶体管MP5，构成隔断不需要的电流供给的第1隔断装置12。

因此，在本实施例中，在保持图1、图3、图4以及图8所示触发器电路同样的动能的同时，使锁存电路2不对第2节点n2的电位具有保持作用，可以使输入部1的第2节点n2高速向低电平转移。然后，在下一过程中，在上述第2节点n2的信号向低电平，上述第3节点n3的信号向高电平依次转移后，构成上述反相电路INV2的NMOS晶体管MN7导通，将上述第2节点n2的电位保持在低电平上。

另外，当上述时钟信号CK从低电平转移到高电平并且输入信号D为低电平时(图9的t5期间)，由于上述NMOS晶体管MN2截止，上述第2节点n2的信号仍然保持在高电平，因此上述第3节点n3的信号也保持在低电平。这样，上述第1节点n1，如上所述，通过处于导通状态的控制部3的NMOS晶体管MN4与第3节点n3连接，其电平从高电平向低电平转移。然后，在延迟了反相电路INV5、INV6的延迟时间后，第5节点n5的电位转移到低电平。这时，PMOS晶体管MP5、MP6均导通，上述节点n2的电位保持在高电平。

如上所述，本实施例的触发器电路，通过采用和图13的现有技术电路相同数量的25个MOS晶体管，和现有技术电路相比，具有缩短动作时间的功能。

另外，本实施例，虽然是对图8所示的触发器电路进行改进的例子，对于图1、图3以及图4所示的第1、第2以及第3实施例也可以同样进行改进。

(第7实施例)

然后，参照附图对本发明第7实施例的触发器电路进行说明。

图11表示本实施例的触发器电路的电路图。第7实施例的触发器电路和图4所示的第3实施例的不同点在于，对图4中的输出部4进行了改进。

具体讲，在图11的本实施例中，反相电路INV4是由PMOS晶体管MP4和NMOS晶体管MN7构成的CMOS反相电路，在该反相电路INV4和地之间配置NMOS晶体管MN6。NMOS晶体管MN6的栅极与输入部1的第2节点n2连接。

本实施例的电路，当输入信号D为高电平并且上述时钟信号CK从低电平转移到高电平时，在产生上述第1节点n1从当初的高电平先下降到低电平后再次返回到高电平的尖脉冲g时，可以防止上述输出信号Q中产生尖脉冲。以下，对其进行详细说明。

当时钟信号CK为低电平时，当初，锁存电路3的第2节点n2的电位为高电平，第3节点n3的电位为低电平，并且控制部3的第1节点n1的电位为高电平。当上述时钟信号CK从低电平转移到高电平时，在输入信号D为高电平的情况下，NMOS晶体管MN4处于导通状态，上述第1节点n1要与上述第3节点n3成相同电位，开始向低电平转移。但是，伴随时钟信号CK向高电平的转移，当第2节点n2的信号转移到低电平后，第3节点n3的信号转移到高电平，并且另一方面，由于上述PMOS晶体管MP3导通，上述第1节点n1中止向低电平的转移，向与上述第3节点n3同电位的高电平转移。因此，在上述第1节点n1的信号中产生从高电平先下降到低电平后再次转移到高电平的尖脉冲波形。

这时，当尖脉冲的最大电位比NAND电路NAND1的逻辑阈值电压低时，在输出部4中第4节点n4上也要产生从当初的低电平先转移到高电平后再次转移到低电平的尖脉冲，但在本实施例中，尖脉冲在从控制部3的第1节点n1向输出部4的第4节点n4传递之前，由于上述第2节点n2的电位转移到低电平，NMOS晶体管MN6截止，使得输出信号Q保持在高电平。这样，NMOS晶体管MN6，构成防止在上述输出信号Q中产生从高电平向低电平转移的尖脉冲的第2隔断装置13。

如上所述，在本实施例中，由于在输出端子上不产生尖脉冲，可以降低电能消耗。

另外，本实施例虽然是在图4所示的触发器电路中适用，显然，也可以在图1、图3、图8以及图10的触发器电路中适用。

(第8实施例)

图12表示第8实施例的触发器电路的变形例的电路图。

和图11所示第7实施例的不同点在于，在输出端子Q和电源之间连接有PMOS晶体管MP7。在此，该PMOS晶体管MP7的栅极与输入部1中的第2节点n2连接。

这样，当输入信号D为高电平并且时钟信号CK从低电平转移到高电平的情况下，上述第2节点n2的信号从高电平转移到低电平时，由于上述PMOS晶体管MP7导通，输出信号Q比第1、第3以及第4节点n1、n3、n4更快变化，转移到高电平。在此，2个PMOS晶体管MP4、MP7和2个NMOS晶体管MN6、MN7所构成的电路，具有对于上述第2节点n2和第4节点的2个输入而将信号Q输出的NAND电路NAND2的功能。在本实施例中，也和图11同样，尖脉冲不会传递到上述输出信号Q中。

因此，在本实施例中，当输入信号D为高电平并且时钟信号CK从低电平转移到高电平时，输出信号Q高速转移到高电平，可以实现触发器电路的高速动作。

另外，本实施例虽然是在图11的触发器电路中适用，也可以在图1、图3、图4、图8以及图10的触发器电路中适用。

有关本发明的触发器电路，由于可以削减所用的MOS晶体管的数量，可以降低电能消耗，并且，可以防止从控制部向输入部传递的控制信号的不需要的变动，因而可以进一步实现低耗电化，作为在低耗电下动作的触发器电路等，是有用的。

Claims (13)

1.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述锁存电路，具有第3节点，还具有第1反相器和第2反相器，所述第1反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，所述第2反相器被输入经所述第3节点而供给的信号，并将经所述第3节点而供给的信号逻辑反转后输出到所述第1反相器的输入侧，

所述控制部，具有从所述电源电位侧起依次设置在供给所述电源电位的节点与所述第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在供给所述电源电位的节点与作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点之间，具有构成漏极·源极路径而连接的第3P型晶体管，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入了具有取决于由所述输出端子所输出的信号逻辑的逻辑的信号，

所述输出部，接收经所述控制部的所述第1节点而供给的信号以及经所述锁存电路的所述第3节点而供给的信号，当经所述控制部的所述第1节点而供给的信号为高电平并且经所述锁存电路的所述第3节点而供给的信号为低电平时，保持所述输出端子的信号电平，当经所述控制部的所述第1节点而供给的信号为低电平时，将取决于经所述第1节点而供给的信号的逻辑信号输出到所述输出端子，另外当经所述第3节点而供给的信号为高电平时，输出取决于经所述第3节点而供给的信号的逻辑信号。

2.根据权利要求1所述的触发器电路，其特征在于：所述控制部具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号。

3.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述锁存电路，具有第3节点，还具有第1反相器和第2反相器，所述第1反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，所述第2反相器被输入经所述第3节点而供给的信号，并将经所述第3节点而供给的信号逻辑反转后输出到所述第1反相器的输入侧，

所述控制部，具有从所述电源电位侧起依次设置在供给所述电源电位的节点与所述第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点与所述第3节点之间，具有构成漏极·源极路径而与所述第4N型晶体管并联连接的第3P型晶体管，并且，具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入经所述第2节点而供给的信号，

所述输出部，接收经所述控制部的所述第1节点而供给的信号以及经所述锁存电路的所述第3节点而供给的信号，当经所述控制部的所述第1节点而供给的信号为高电平并且经所述锁存电路的所述第3节点而供给的信号为低电平时，保持所述输出端子的信号电平，当经所述控制部的所述第1节点而供给的信号为低电平时，将取决于经所述第1节点而供给的信号的逻辑信号输出到所述输出端子，另外当经所述第3节点而供给的信号为高电平时，输出取决于经所述第3节点而供给的信号的逻辑信号。

4.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述控制部，具有从所述电源电位侧起依次设置在供给所述电源电位的节点与第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在供给所述电源电位的节点与作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点之间，具有构成漏极·源极路径而连接的第3P型晶体管，并且，具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入经所述第2节点而供给的信号，

所述锁存电路，具有反相器，所述反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，另外，在供给所述电源电位的节点与供给所述接地电位的节点之间，具有从所述电源电位侧起依次串联的、由漏极及源极并联连接的第4P型晶体管及第5P型晶体管、反相用P型晶体管、反相用N型晶体管，所述反相用P型晶体管及所述反相用N型晶体管的栅极端子上被输入经所述第3节点而供给的信号，经连接所述反相用P型晶体管及所述反相用N型晶体管的节点而输出的信号被输入所述反相器，所述第4P型晶体管的栅极端子上被输入由所述控制部的所述延迟电路所输出的延迟后的所述控制信号，所述第5P型晶体管的栅极端子上被输入所述数据信号，

所述输出部，接收经所述控制部的所述第1节点而供给的信号以及经所述第3节点而供给的信号，当经所述控制部的所述第1节点而供给的信号为高电平并且经所述锁存电路的所述第3节点而供给的信号为低电平时，保持所述输出端子的信号电平，当经所述控制部的所述第1节点而供给的信号为低电平时，将取决于经所述第1节点而供给的信号的逻辑信号输出到所述输出端子，另外当经所述第3节点而供给的信号为高电平时，输出取决于经所述第3节点而供给的信号的逻辑信号。

5.根据权利要求1～4中任一项所述的触发器电路，其特征在于：

所述输出部，具有第4节点，还具有设置在供给所述电源电位的节点与所述第4节点之间以便构成漏极·源极路径的第6P型晶体管，还具有设置在第4节点与供给所述接地电位的节点之间以便构成漏极·源极路径的第5N型晶体管，另外，还具有被输入自所述第4节点供给的信号的第3反相器，并且，还具有被输入所述第3反相器的输出信号，并将所述第3反相器的输出信号的逻辑反转后输出到所述第4节点的第4反相器，所述第6P型晶体管的栅极端子上被输入经所述第1节点而供给的信号，所述第5N型晶体管的栅极端子上被输入经所述第3节点而供给的信号，所述输出端子输出具有取决于经所述第4节点而供给的信号的逻辑的信号。

6.根据权利要求1～4中任一项所述的触发器电路，其特征在于：

所述输出部，具有第4节点，还具有设置在供给所述电源电位的节点与所述第4节点之间以便构成漏极·源极路径的第6P型晶体管，还具有设置在第4节点与供给所述接地电位的节点之间以便构成漏极·源极路径的第5N型晶体管，还具有被输入自所述第4节点供给的信号的第3反相器，还具有串联连接在供给所述电源电位的节点与所述第4节点之间以便各自构成漏极·源极路径第8P型晶体管及第7P型晶体管，另外，还具有串联连接在所述第4节点与供给所述接地电位的节点之间以便各自构成漏极·源极路径第6N型晶体管及第7N型晶体管，所述第6P型晶体管及所述第7N型晶体管的栅极端子上被输入经所述第1节点而供给的信号，所述第5N型晶体管及所述第8P型晶体管的栅极端子上被输入经所述第3节点而供给的信号，所述第7P型晶体管及所述第6N型晶体管的栅极端子上被输入所述第3反相器的输出信号。

7.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述锁存电路，具有第3节点，还具有第1反相器和第2反相器，所述第1反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，所述第2反相器被输入经所述第3节点而供给的信号，并将经所述第3节点而供给的信号逻辑反转后输出到所述第1反相器的输入侧，

所述控制部，具有从所述电源电位侧起依次设置在供给所述电源电位的节点与所述第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点与所述第3节点之间，具有构成漏极·源极路径而与第4N型晶体管并联设置的第3P型晶体管，另外，具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入经所述第2节点而供给的信号，

所述输出部，具有第4节点，还具有设置在供给所述电源电位的节点与所述第4节点之间以便构成漏极·源极路径的第4P型晶体管，还具有串联设置在第4节点与供给所述接地电位的节点之间以便各自构成漏极·源极路径的第5N型晶体管及第6N型晶体管，另外，还具有被输入经所述第4节点供给的信号的第3反相器，并且，还具有被输入所述第3反相器的输出信号，并将所述第3反相器的输出信号的逻辑反转后输出到所述第4节点的第4反相器，所述第5N型晶体管的栅极端子上被输入所述时钟信号，所述第4P型晶体管及所述第6N型晶体管的栅极端子上被输入经所述第2节点而供给的信号，所述输出端子输出取决于经所述第3反相器和所述第4反相器所连接的节点而供给的信号的逻辑。

8.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述控制部，具有第3节点，还具有从所述电源电位侧起依次设置在供给所述电源电位的节点与所述第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在所述第3节点与作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点之间，具有构成漏极·源极路径而与所述第4N型晶体管并联设置的第3P型晶体管，并且，具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入经所述第2节点而供给的信号，

所述锁存电路，具有反相器，所述反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，另外，在供给所述电源电位的节点与供给所述接地电位的节点之间，具有各自构成漏极·源极路径的从所述电源电位侧起依次串联的第5P型晶体管、第6P型晶体管、第7N型晶体管，所述第5P型晶体管的栅极端子上被输入由所述控制部的所述延迟电路所输出的延迟后的所述控制信号，所述第6P型晶体管及第7N型晶体管的栅极端子上被输入经所述第3节点而供给的信号，

所述输出部，具有第4节点，还具有设置在供给所述电源电位的节点与所述第4节点之间以便构成漏极·源极路径的第4P型晶体管，还具有串联设置在第4节点与供给所述接地电位的节点之间以便各自构成漏极·源极路径的第5N型晶体管及第6N型晶体管，另外，还具有被输入经所述第4节点供给的信号的第3反相器，并且，还具有被输入所述第3反相器的输出信号，并将所述第3反相器的输出信号的逻辑反转后输出到所述第4节点的第4反相器，所述第5N型晶体管的栅极端子上被输入所述时钟信号，所述第4P型晶体管及所述第6N型晶体管的栅极端子上被输入经所述第2节点而供给的信号，所述输出端子输出取决于经所述第3反相器的输出侧和所述第4反相器的输入侧所连接的节点而供给的信号的逻辑。

9.一种触发器电路，其特征在于：包括：

输入端子、时钟端子、输出端子；

取得经所述输入端子输入的数据信号以及经所述时钟端子输入的时钟信号的输入部；

锁存所述输入部的输出的锁存电路；

具有第1节点、控制所述输入部的动作的控制部；以及

从所述输出端子输出信号的输出部，

所述输入部，具有第2节点，还具有：设置在供给电源电位的节点与所述第2节点之间以便构成漏极·源极路径的第1P型晶体管、设置在所述第2节点与供给接地电位的节点之间以便各自构成漏极·源极路径的串联连接的第1N型晶体管、第2N型晶体管及第3N型晶体管，所述第1P型晶体管及所述第1N型晶体管的栅极端子被输入所述时钟信号，所述第2N型晶体管的栅极端子被输入所述数据信号，所述第3N型晶体管的栅极端子被输入经所述第1节点而供给的控制信号，

所述控制部，具有第3节点，还具有从所述电源电位侧起依次设置在供给所述电源电位的节点与所述第3节点之间以便各自构成漏极·源极路径的第2P型晶体管及第4N型晶体管，另外，在供给所述电源电位的节点与作为连接所述第2P型晶体管及所述第4N型晶体管的节点的所述第1节点之间，具有构成漏极·源极路径而设置的第3P型晶体管，所述第2P型晶体管及所述第4N型晶体管的栅极端子上被输入所述时钟信号，所述第3P型晶体管的栅极端子上被输入了具有取决于由所述输出端子所输出的信号逻辑的逻辑的信号，

所述锁存电路，具有第1反相器，所述第1反相器被输入经所述输入部的所述第2节点而供给的信号，并将经所述第2节点而供给的信号逻辑反转后输出到所述第3节点，另外，在供给所述电源电位的节点与供给所述接地电位的节点之间，具有各自构成漏极·源极路径的从所述电源电位侧起依次设置的第5P型晶体管、第6P型晶体管、第7N型晶体管，所述第5P型晶体管的栅极端子上被输入由所述控制部的所述延迟电路所输出的延迟后的所述控制信号，所述第6P型晶体管及第7P型晶体管的栅极端子上被输入经所述第3节点而供给的信号，

所述输出部，具有第4节点，还具有设置在供给所述电源电位的节点与所述第4节点之间以便构成漏极·源极路径的第4P型晶体管，还具有串联设置在第4节点与供给所述接地电位的节点之间以便各自构成漏极·源极路径的第5N型晶体管及第6N型晶体管，另外，还具有被输入经所述第4节点供给的信号的第3反相器，并且，还具有被输入所述第3反相器的输出信号，并将所述第3反相器的输出信号的逻辑反转后输出到所述第4节点的第4反相器，所述第5N型晶体管的栅极端子上被输入所述时钟信号，所述第4P型晶体管及所述第6N型晶体管的栅极端子上被输入经所述第2节点而供给的信号，所述输出端子输出取决于经所述第3反相器的输出侧和所述第4反相器的输入侧所连接的节点而供给的信号的逻辑。

10.根据权利要求9所述的触发器电路，其特征在于：所述控制部具有延迟电路，该延迟电路用于延迟经所述第1节点而供给到所述输入部的所述第3N型晶体管的栅极端子上的所述控制信号。

11.根据权利要求1、2、3、7、8、9或10所述的触发器电路，其特征在于：所述输出部，具有第4节点，还具有一个输入端子被输入经所述第1节点而供给的信号，将表示逻辑运算结果的信号输出到所述第4节点的二端输入NAND元件，还具有被输入经所述第4节点而供给的表示所述逻辑运算结果的信号，并将经所述第4节点而供给的表示所述逻辑运算结果的信号逻辑反转后输出到与所述二端输入NAND元件的所述一个输入端子不同的输入端子的第3反相器，还具有设置在第4节点与供给所述接地电位的节点之间以便构成漏极·源极路径的第5N型晶体管，还具有设置在供给所述电源电位的节点与连接于所述输出端子的节点之间以便构成漏极·源极路径的第4P型晶体管，另外，还具有串联设置在连接于所述输出端子的节点与供给所述接地电位的节点之间以便各自构成漏极·源极路径的第6N型晶体管及第7N型晶体管，所述第5N型晶体管的栅极端子上被输入经所述第3节点而供给的信号，所述第4P型晶体管及所述第7N型晶体管的栅极端子上被输入经所述第4节点而供给的信号，所述第6N型晶体管的栅极端子上被输入经所述第2节点而供给的信号。

12.根据权利要求1、2、3、7、8、9或10所述的触发器电路，其特征在于：所述输出部，还具有设置在供给所述电源电位的节点与所述输出端子之间构成漏极·源极路径的第7P型晶体管，所述第7P型晶体管的栅极端子上被输入经所述第2节点而供给的信号。

13.根据权利要求11所述的触发器电路，其特征在于：所述输出部，还具有设置在供给所述电源电位的节点与所述输出端子之间构成漏极·源极路径的第7P型晶体管，所述第7P型晶体管的栅极端子上被输入经所述第2节点而供给的信号。

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