CN103199823B - 一种高性能低漏功耗主从型d触发器 - Google Patents

Abstract

本发明公开了一种高性能低漏功耗主从型D触发器，特点是包括时钟信号反相器电路、主锁存器电路、从锁存器电路、NMOS管功控开关、PMOS管功控开关和保持反相器，时钟信号反相器电路与主锁存器电路相连，时钟信号反相器电路与从锁存器电路相连，主锁存器电路与从锁存器电路相连，从锁存器电路与保持反相器相连，保持反相器与PMOS管功控开关相连，时钟信号反相器电路、主锁存器电路和从锁存器电路均与NMOS管功控开关相连，保持反相器与PMOS管功控开关相连；优点是电路结构简单，晶体管数较少，正常工作状态和休眠模式时序切换简单，工作性能良好且动态功耗和漏功耗较低；在深亚微米CMOS工艺下，非常适合作为数字电路的标准单元应用于低功耗集成电路的设计中。

Description

一种高性能低漏功耗主从型D触发器

技术领域

本发明涉及一种D触发器，尤其是一种高性能低漏功耗主从型D触发器。

背景技术

随着集成电路制造工艺的快速发展，现有的集成电路的规模和复杂性日益增大，集成电路的功耗问题也越来越突出，功耗已成为集成电路设计中除速度和面积之外的另一个重要约束问题，因此集成电路的低功耗设计技术成为当前集成电路设计领域中一个重要的研究热点。CMOS数字集成电路的功耗主要由动态功耗、短路功耗和漏电流功耗构成。在0.13μm以上的CMOS工艺中，动态功耗占集成电路总功耗的绝大部分。随着CMOS工艺的进一步发展，工艺尺寸进入纳米数量级，漏电流功耗（漏功耗）在集成电路总功耗中的比重逐步增加。研究表明在90nm工艺下，漏功耗已占到整个电路总功耗的约三分之一（见文献S.G.NarendraandA.Chandrakasan，“LeakageinnanometerCMOStechnologies”，Springer，2006.）。

在纳米级的CMOS集成电路工艺下，MOS器件主要存在三种漏电流：亚阈值漏电流、栅极漏电流和漏源-衬底反偏结电流，其中亚阈值漏电流和栅极漏电流功耗占泄漏功耗中的绝大部分（见文献F.Fallah，M.Pedram，“StandbyandactiveleakagecurrentcontrolandminimizationinCMOSVLSIcircuits”，IEICEtrans.onElectronics，Vol.E88-C(4)，pp.509-519，2005.）。

触发器电路单元在数字集成电路中有广泛的应用。图1为D触发器电路单元示意图。图2为广泛应用于数字集成电路设计中的传统单阈值传输门D触发器（ST-TGFF）电路单元基本电路结构，这种电路的特点是电路结构比较简单，其缺点在于没有考虑漏功耗抑制问题，因此在纳米CMOS工艺下其漏功耗较大。

S.Mutoh提出了一种采用多阈值技术的D触发器电路Mutoh-FF（见文献S.Mutoh，T.Douseki，Y.Matsuya，T.Aoki，S.Shigematsu，andJ.Yamada，1-Vpowersupplyhigh-speeddigitalcircuittechnologywithmultithreshold-voltageCMOS.IEEEJournalofSolid-StateCircuitsVol.30(8)，August1995.）。如图3所示，该技术的特点在于对关键路径采用高速低阈值晶体管，同时采用低漏电流的高阈值晶体管作为功控开关，在触发器空闲期间关断关键路径单元的电源，从而减小触发器的亚阈值漏功耗。但是这种电路的缺点是功控开关仅仅关断关键路径单元，其他单元如时钟反相器等依然处于活动状态，对漏功耗的减小有限；引入功控开关不仅增大了动态功耗，减慢了工作速度，同时由于多个功控开关的设置导致触发器的面积较大，提高了制造成本。

在Mutoh-FF电路的基础上，S.Shigematsu等提出了一种具有数据保持功能的多阈值D触发器电路Balloon-FF（见文献S.Shigematsu，S.Mutoh，Y.Matsuya，Y.Tanabe，andJ.Yamada，“A1-VHigh-SpeedMTCMOScircuitschemeforpowerdownapplicationcircuits，”IEEEJournalofSolid-StateCircuits，Vol.32(6)，June1997.）。如图4所示，该电路的优点在于引用一个功控开关来减小触发器休眠期间的漏功耗，同时利用连接在从锁存器的存储单元保存触发器关断期间的数据，解决了功控开关关闭导致输出接点浮空的问题。但是该电路存在的缺点是时钟反相器仍处于活动状态，而且进入休眠和激活状态需要额外的控制信号，导致操作时序复杂；存储单元一直处于活动状态，增大了触发器的动态功耗，而且使用较多的晶体管增大了触发器的硅片面积，从而提高了制造成本。

发明内容

本发明所要解决的技术问题是提供一种操作时序简单的高性能低漏功耗主从型D触发器，能够实现较低的动态功耗和漏功耗。

本发明解决上述技术问题所采用的技术方案为：一种高性能低漏功耗主从型D触发器，包括时钟信号反相器电路、主锁存器电路、从锁存器电路、NMOS管功控开关、PMOS管功控开关和保持反相器（data-pathinverters），所述的时钟信号反相器电路与所述的主锁存器电路相连，所述的时钟信号反相器电路与所述的从锁存器电路相连，所述的主锁存器电路与所述的从锁存器电路相连，所述的从锁存器电路与所述的保持反相器相连，所述的保持反相器与所述的PMOS管功控开关相连，所述的时钟信号反相器电路、所述的主锁存器电路和所述的从锁存器电路均与所述的NMOS管功控开关相连。

所述的时钟信号反相器电路包括用于对输入的时钟信号进行反相的第一反相器和第二反相器，所述的第一反相器的输出端与所述的第二反相器的输入端相连，时钟信号从所述的第一反相器的输入端输入。

所述的主锁存器电路包括第一传输门、第二传输门、第三反相器和第四反相器，所述的第一传输门的输出端与所述的第四反相器的输入端相连，所述的第一传输门的同相控制端与所述的第一反相器的输出端相连，所述的第一传输门的反相控制端与所述的第二传输门的同相控制端相连，所述的第二传输门的同相控制端与所述的第二反相器的输出端相连，所述的第二传输门的反相控制端与所述的第一反相器的输出端相连，所述的第四反相器的输入端与所述的第二传输门的输出端相连，所述的第四反相器的输出端与所述的第三反相器的输入端相连，所述的第三反相器的输出端与所述的第二传输门的输入端相连。

所述的从锁存器电路包括第三传输门、第六反相器、第七反相器和第四传输门，所述的第三传输门的输入端与所述的第四反相器的输出端相连，所述的第三传输门的同相控制端与所述的第二反相器的输出端相连，所述的第三传输门的反相控制端与所述的第一反相器的输出端相连，所述的第三传输门的输出端与所述的第六反相器的输入端相连，所述的第六反相器的输出端与所述的第七反相器的输入端相连，所述的第七反相器的输出端与所述的第四传输门的输入端相连，所述的第四传输门的同相控制端与所述的第一反相器的输出端相连，所述的第四传输门的反相控制端与所述的第二反相器的输出端相连，所述的第四传输门的输出端与所述的第六反相器的输入端相连。

所述的NMOS管功控开关为第一NMOS管，所述的第一NMOS管的衬底端和源极接地，所述的第一NMOS管的栅极与用于输入休眠控制信号的休眠信号控制端相连。

所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第七反相器中的NMOS管的衬底端和源极均与所述的第一NMOS管的漏极相连，所述的第一传输门、所述的第二传输门、所述的第三传输门和所述的第四传输门中的NMOS管的衬底端均与所述的第一NMOS管的漏极相连。

所述的PMOS管功控开关为第一PMOS管，所述的第一PMOS管的栅极与所述的休眠信号控制端相连，所述的第一PMOS管的衬底端和源极均与电源相连。

所述的保持反相器的输入端与所述的第六反相器的输出端相连，所述的保持反相器的输出端与所述的第六反相器的输入端相连，所述的保持反相器中的PMOS管的源极与所述的第一PMOS管的漏极相连。

所述的第一NMOS管为高阈值NMOS管，所述的第一PMOS管为高阈值PMOS管，所述的保持反相器中的MOS管为高阈值MOS管。

与现有技术相比，本发明的优点在于电路结构简单，晶体管数较少，正常工作状态和休眠模式时序切换简单，能够达到较好的工作性能和较低的动态功耗和漏功耗；与传统的单阈值传输门D触发器电路相比，在相同的测试条件下，在45nm工艺下可以节省41.8%的漏功耗，所提出的技术在深亚微米CMOS工艺下，非常适合作为数字电路的标准单元应用于低功耗集成电路的设计中。

附图说明

图1为现有技术中的D触发器单元示意图，其中D为数据信号输入端，cp为时钟信号输入端，Q和Qb分别为互补信号输出端；

图2为传统的单阈值传输门D触发器ST-TGFF电路结构图；

图3为采用多阈值技术的D触发器Mutoh-FF电路结构图；

图4为具有数据保持功能的多阈值D触发器Balloon-FF电路结构图；

图5为本发明的电路结构图；

图6为本发明的电路活动状态和休眠模式转换时序图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

一种高性能低漏功耗主从型D触发器，包括时钟信号反相器电路、主锁存器电路、从锁存器电路、NMOS管功控开关、PMOS管功控开关和保持反相器I5，时钟信号反相器电路包括用于对输入的时钟信号进行反相的第一反相器I1和第二反相器I2，第一反相器I1的输出端与第二反相器I2的输入端相连，主锁存器电路包括第一传输门TG1、第二传输门TG2、第三反相器I3和第四反相器I4，第一传输门TG1的输出端与第四反相器I4的输入端相连，第一传输门TG1的同相控制端与第一反相器I1的输出端相连，第一传输门TG1的反相控制端与第二传输门TG2的同相控制端相连，第二传输门TG2的同相控制端与第二反相器I2的输出端相连，第二传输门TG2的反相控制端与第一反相器I1的输出端相连，第四反相器I4的输入端与第二传输门TG2的输出端相连，第四反相器I4的输出端与第三反相器I3的输入端相连，第三反相器I3的输出端与第二传输门TG2的输入端相连，从锁存器电路包括第三传输门TG3、第六反相器I6、第七反相器I7和第四传输门TG4，第三传输门TG3的输入端与第四反相器I4的输出端相连，第三传输门TG3的同相控制端与第二反相器I2的输出端相连，第三传输门TG3的反相控制端与第一反相器I1的输出端相连，第三传输门TG3的输出端与第六反相器I6的输入端相连，第六反相器I6的输出端与第七反相器I7的输入端相连，第七反相器I7的输出端与第四传输门TG4的输入端相连，第四传输门TG4的同相控制端与第一反相器I1的输出端相连，第四传输门TG4的反相控制端与第二反相器I2的输出端相连，第四传输门TG4的输出端与第六反相器I6的输入端相连，NMOS管功控开关为第一NMOS管MN1，第一NMOS管MN1为高阈值NMOS管，第一NMOS管MN1的衬底端和源极接地，第一NMOS管MN1的栅极与用于输入休眠控制信号的休眠信号控制端相连，第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4和第七反相器I7中的NMOS管的衬底端和源极均与第一NMOS管MN1的漏极相连，第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4中的NMOS管的衬底端均与第一NMOS管MN1的漏极相连，PMOS管功控开关为第一PMOS管MP1，第一PMOS管MP1为高阈值PMOS管，第一PMOS管MP1的栅极与休眠信号控制端相连，第一PMOS管MP1的衬底端和源极与电源的正极相连，保持反相器I5的输入端与第六反相器I6的输出端相连，保持反相器I5的输出端与第六反相器I6的输入端相连，保持反相器I5中的PMOS管的源极与第一PMOS管MP1的漏极相连，保持反相器I5中的MOS管为高阈值MOS管。

本发明的工作原理如下：

高性能低漏功耗主从型D触发器根据睡眠信号Sleep可以有两种工作状态：正常工作状态和休眠模式。如图6所示，当睡眠信号Sleep为高电平时，高性能低漏功耗主从型D触发器处于正常工作状态（活动模式）；当睡眠信号Sleep由高电平转换为低电平时，高性能低漏功耗主从型D触发器立即进入休眠模式。

正常工作状态时，睡眠信号Sleep为高电平，第一NMOS管MN1导通，第一PMOS管MP1截止，保持反相器I5关断。

当输入时钟信号cp为低电平时，主锁存器的第一传输门TG1导通，第二传输门TG2关断，输入数据信号D经过第四反相器I4反相后出现在第四反相器I4的输出端；而此时从锁存器的第三传输门TG3关断，第四传输门TG4导通，经交叉耦合的第六反相器I6和第七反相器I7，触发器保持原状态。

当输入时钟信号cp由低电平翻转到高电平时，主锁存器的第一传输门TG1关断，第二传输门TG2导通，交叉耦合的第三反相器I3和第四反相器I4保存当输入时钟信号cp为上升沿时对应的输入数据信号D的状态，此后无论输入数据信号D的状态如何改变，在cp＝1的全部时间里，主锁存器的状态不再改变；与此同时，从锁存器的第三传输门TG3导通，第四传输门TG4关断，主锁存器的状态经第六反相器I6反相后输出。在输入时钟信号cp的一个变化周期中，触发器的输出状态只能改变一次，因此电路实现了上升沿触发的D触发器功能。

例如，当cp=1时，D触发器的初始状态为输出数据信号Q=0，当cp由1变为0以后，若D=1，主锁存器的输出信号Qm将被置零，即Qm=0，而从锁存器保持Q=0的状态不变；当cp回到高电平以后，从锁存器的第三传输门TG3导通，主锁存器的输出信号Qm经第六反相器I6反相后输出，即Q=1。

当睡眠信号Sleep为低电平时，第一NMOS管MN1截止，D触发器进入休眠模式。此时主锁存器和从锁存器中的第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第七反相器I7中的NMOS管衬底端和源极浮地，第一传输门TG1、第二传输门TG2、第三传输门TG3和第四传输门TG4中的NMOS管衬底端浮地；同时，第一PMOS管MP1导通，保持反相器I5处于工作状态，保持反相器I5和第六反相器I6交叉耦合以保持D触发器的输出状态不变。

低漏功耗主从型D触发器应用功控技术和双阈值技术以降低触发器电路在不同工作状态的漏功耗，并保持电路高性能的工作状态。两种技术的工作原理如下：

第一，应用功控技术实现D触发器的两种工作状态，当没有数据需要处理时使D触发器进入休眠模式，减少D触发器的活动性，从而降低D触发器功耗，实现D触发器的功控功能；睡眠信号Sleep为高电平时，第一NMOS管MN1导通，D触发器处于正常工作状态，当第一PMOS管MP1截止时，保持反相器I5进入休眠模式，以降低电路的动态功耗；睡眠信号Sleep为低电平时，第一NMOS管MN1截止，触发器进入休眠模式，第一PMOS管MP1导通，保持反相器I5进入工作状态并和第六反相器I6交叉耦合，保持D触发器的输出状态不变，同时，第一NMOS管MN1和第一PMOS管MP1分别采用高阈值NMOS管和高阈值PMOS管，以降低休眠模式时第一NMOS管MN1和第一PMOS管MP1本身所带来的亚阈值漏电流功耗。

第二，应用双阈值技术在保证电路性能的前提下能够降低触发器的亚阈值漏电流。D触发器中使用的MOS管分为两类：高阈值MOS管和低阈值MOS管。高阈值MOS管相对于低阈值MOS管具有较低的亚阈值漏电流，因此，D触发器中的保持反相器I5、第一NMOS管MN1和第一PMOS管MP1均使用高阈值MOS管以减小电路休眠期间的漏功耗，其余部件均使用低阈值MOS管以保持触发器的高性能。

此二种技术的应用在降低了电路漏功耗的同时也保证了电路的高性能；与此同时，由于电路结构简单且晶体管数目较少，电路的动态功耗大大降低。

为了比较本发明所提出的高性能低功耗主从型D触发器与传统的ST-TGFF触发器、LFBFF触发器、GLBFF触发器的性能特点，我们采用了BSIM4深亚微米CMOS工艺预测模型，在45nm工艺下，使用电路仿真工具对4种电路结构进行了仿真比较分析。

电路动态功耗仿真中时钟信号输入cp为100MHz，50%占空比的方波信号。数据信号输入D为20MHz，50%占空比的方波信号（0V-1.0V）。表1所示在45nm工艺下，四种触发器电路功耗数据比较。功耗数据单位为微瓦特（μW）。

表1触发器能耗的比较

触发器	动态功耗(uW)	静态功耗(nW)	总功耗(uW)
				ST-TG FF	0.851	28.7	0.880
Muton-DFF	0.994	20.5	1.015
				Balloon-DFF	0.915	10.8	0.926
本发明	0.883	16.7	0.900

表2在45nm工艺下，四种触发器电路延时性能的比较。延时性能可以表述如下。建立时间：指输入信号应先于时钟信号到达的时间，分别有上升建立时间tsu(l-h)，下降建立时间tsu(h-l)。保持时间：为保证触发器可靠的翻转，输入信号需要保持一定时间，用thold表示，对于主从触发器保持时间为0。传输延迟时间：指从时钟信号的边沿开始到输出端新状态稳定地建立起来所需时间，上升传播延时tc-q(l-h)和下降传播延时tc-q(h-l)。则触发器的延时可以表示为：

上升延时td-q(l-h)=tsu(l-h)+tc-q(l-h)；

下降延时td-q(h-l)=tsu(h-l)+tc-q(h-l)。

那么触发器的总延时可以表示为：td-q=Max[td-q(l-h),td-q(h-l)]。四种触发器采用相同的电路配置。延时的数据单位为纳秒（ps）。

表2触发器延时比较

表3触发器晶体管数比较

触发器	ST-TG DFF	Muton-DFF	Balloon-DFF	本发明
					晶体管数	20	26	31	24

从表中计算可知，与ST-TGDFF触发器电路相比，本发明的低漏功耗主从型D触发器节省了近41.8%的漏功耗和-2.3%的总功耗。而与Muton-DFF触发器相比节省了近18.5%的漏功耗和11.3%的总功耗。与Balloon-DFF触发器相比漏功耗增加了38.0%，但是节省了2.8%的总功耗。本发明所提出的触发器相对于传统的ST-TGDFF和Muton-DFF触发器相比在漏功耗减小上明显优势。而在延时性能上，略有增加。同时由表3可见，本发明所提出的触发器与Muton-DFF触发器、Balloon-DFF触发器相比具有更少的晶体管数目。

Claims (1)

1.一种高性能低漏功耗主从型D触发器，其特征在于包括时钟信号反相器电路、主锁存器电路、从锁存器电路、NMOS管功控开关、PMOS管功控开关和保持反相器(data-pathinverters)，所述的时钟信号反相器电路与所述的主锁存器电路相连，所述的时钟信号反相器电路与所述的从锁存器电路相连，所述的主锁存器电路与所述的从锁存器电路相连，所述的从锁存器电路与所述的保持反相器相连，所述的保持反相器与所述的PMOS管功控开关相连，所述的时钟信号反相器电路、所述的主锁存器电路和所述的从锁存器电路均与所述的NMOS管功控开关相连，所述的时钟信号反相器电路包括用于对输入的时钟信号进行反相的第一反相器和第二反相器，所述的第一反相器的输出端与所述的第二反相器的输入端相连，时钟信号从所述的第一反相器的输入端输入，所述的主锁存器电路包括第一传输门、第二传输门、第三反相器和第四反相器，所述的第一传输门的输出端与所述的第四反相器的输入端相连，所述的第一传输门的同相控制端与所述的第一反相器的输出端相连，所述的第一传输门的反相控制端与所述的第二传输门的同相控制端相连，所述的第二传输门的同相控制端与所述的第二反相器的输出端相连，所述的第二传输门的反相控制端与所述的第一反相器的输出端相连，所述的第四反相器的输入端与所述的第二传输门的输出端相连，所述的第四反相器的输出端与所述的第三反相器的输入端相连，所述的第三反相器的输出端与所述的第二传输门的输入端相连，所述的从锁存器电路包括第三传输门、第六反相器、第七反相器和第四传输门，所述的第三传输门的输入端与所述的第四反相器的输出端相连，所述的第三传输门的同相控制端与所述的第二反相器的输出端相连，所述的第三传输门的反相控制端与所述的第一反相器的输出端相连，所述的第三传输门的输出端与所述的第六反相器的输入端相连，所述的第六反相器的输出端与所述的第七反相器的输入端相连，所述的第七反相器的输出端与所述的第四传输门的输入端相连，所述的第四传输门的同相控制端与所述的第一反相器的输出端相连，所述的第四传输门的反相控制端与所述的第二反相器的输出端相连，所述的第四传输门的输出端与所述的第六反相器的输入端相连，所述的NMOS管功控开关为第一NMOS管，所述的第一NMOS管的衬底端和源极接地，所述的第一NMOS管的栅极与用于输入休眠控制信号的休眠信号控制端相连，所述的第一反相器、所述的第二反相器、所述的第三反相器、所述的第四反相器和所述的第七反相器中的NMOS管的衬底端和源极均与所述的第一NMOS管的漏极相连，所述的第一传输门、所述的第二传输门、所述的第三传输门和所述的第四传输门中的NMOS管的衬底端均与所述的第一NMOS管的漏极相连，所述的PMOS管功控开关为第一PMOS管，所述的第一PMOS管的栅极与所述的休眠信号控制端相连，所述的第一PMOS管的衬底端和源极均与电源相连，所述的保持反相器的输入端与所述的第六反相器的输出端相连，所述的保持反相器的输出端与所述的第六反相器的输入端相连，所述的保持反相器中的PMOS管的源极与所述的第一PMOS管的漏极相连，所述的第一NMOS管为高阈值NMOS管，所述的第一PMOS管为高阈值PMOS管，所述的保持反相器中的MOS管为高阈值MOS管。