CN108055034B - 一种异步格雷码计数器 - Google Patents

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Abstract

本发明公开了一种异步格雷码计数器，包括顺序相连的标志信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。所述D触发器包括两个串联的、受控条件相异的锁存器。触发器级联电路实现基本格雷码计数功能。利用本发明给出的电路，可以有效解决同步格雷码计数器面积大功耗高的现象，并与异步二进制计数器相比提高了电路的稳定性和可靠性。

Description

一种异步格雷码计数器
技术领域
本发明涉及一种异步格雷码计数器电路及其工作方法，可用于需要实现格雷码计数功能，且有低功耗、小面积要求的集成电路设计中。
背景技术
计数器电路是集成电路设计中经常用到的最基本电路之一。按照时钟输入方式的不同，可分为同步计数器和异步计数器。同步计数器较异步计数器而言电路控制逻辑相对复杂，晶体管数量较多并且计数器面积较大。且同步计数器中所有触发器都工作在计数时钟，所以功耗较大。异步计数器电路通常只有第一级触发器工作在计数时钟，功耗相对较小。
格雷码属于可靠性编码，是一种错误最小化的编码，它大大减少了由一个状态到下一个状态时电路中的混淆。由于这种编码相邻的两个码组之间只有一位不同，因而在用于模数转换中，当模拟量发生微小变化而可能引起数字量发生变化时，格雷码仅改变一位。这样与其它编码同时改变两位和多位的情况相比更为可靠。即可减少出错的可能性，这就允许代码电路能以较少的错误在较高的速度下工作。
中国实用新型专利CN202357135U，公开了一种格雷码计数器装置，至少包括累加器和计数器，其中累加器是使用组合电路实现的，其编码类型为格雷编码，而计数器是使用寄存器时序电路实现，累加器连接于计数器，并且计数器会反馈输出到累加器的输入，累加器把当前计数器的值在格雷码域作累加处理之后将处理结果输出至计数器保存，如此不需要二进制与格雷码的互换。
然而，上述格雷码计数器依然存在功耗大、面积大，并且工作性能不稳定的缺点。
发明内容
为解决以上问题，本发明提供了一种异步格雷码计数器，目的是为了克服现有同步格雷码计数器的功耗大、面积大，同时提高了异步二进制计数器的稳定性。
本发明的技术方案如下：
一种异步格雷码计数器，所述异步格雷码计数器包括顺序相连的标志信号产生电路和触发器级联电路。
优选的，所述标志信号产生电路和触发器级联电路均采用D触发器。
优选的，所述标志信号产生电路采用一个上升沿D触发器，而触发器级联电路采用串联的一个或者多个上升沿D触发器。
优选的，所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、及两个反相器。
优选的，所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、一个反相器及一个与非门。
优选的，每个所述触发器包括正相输入端，时钟输入端，数据输出端，正相输出端，反相输出端。
优选的，所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。
优选的，所述触发器级联电路的每级D触发器自身的反相输出端连接自身的正相输入端，每级D触发器自身的数据输出端连接后一级触发器的时钟输入端，最后一级D触发器的数据输出端空接。
优选的，所述触发器级联电路中每级D触发器的数据输出端信号的翻转时间点与正相输出端信号Q相差半个Q的时钟周期。
本发明的优点在于：本发明提供的一种异步格雷码计数器电路及其实现方法，避免了同步计数器的高功耗大面积的问题，并相较于异步二进制电路提高了电路的可靠性和稳定性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明提供的带复位功能的异步一位格雷码计数器电路图；
图2为本发明所使用的D触发器基本结构电路图；
图3为本发明提供的带复位功能的异步四位格雷码计数器电路图；
图4为本发明提供的带复位功能的异步四位格雷码计数器工作状态图；
图5为本发明的四位格雷码计数功能波形图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例1
图1是按照本发明所公开的电路和方法所设计的带有复位功能的异步一位格雷码计数器的电路结构图。所述异步格雷码计数器包括顺序相连的标识信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。
如图1所示，标识信号产生电路和触发器级联电路均采用D触发器。标识信号产生电路为第一级触发器电路DFF1。第一级触发器电路是上升沿触发的D触发器DFF1，D端连接自身的反相输出端QB，时钟端(CK)接输入时钟，正相输出端Q输出第一标志信号Q<0>，第一级触发器电路的反相输出端QB输出一位第二标志信号QB<0>。触发器级联电路由一个上升沿触发的第二级触发器，即D触发器DFF2组成，触发器DFF2的D端连接自身的反相输出端QB。第二级触发器DFF2的时钟端(CK)接入上述第二标志信号QB<0>。当输入时钟的上升沿到来，DFF1的输出端输出的第一标志信号Q<0>发生翻转；当第一标志信号Q<0>发生0到1的变化，DFF2的输出端Q的输出信号Q<1>发生翻转。所述计数器反相输出信号XB的翻转时间点与正相输出信号Q相差半个Q的时钟周期。
如上所述，触发器DFF2的正相数据输出端结果Q<1>按照0，1，0，1的顺序变化实现1位格雷码计数功能。本实施例提供的异步格雷码计数器电路，复位信号为低电平时计数器复位，可以有效的将各个触发器输出端Q复位到0。
如图2所示，每组D触发器包括两个受控条件相异的锁存器，即串联连接的锁存器1和锁存器2。每个锁存器的结构相同，分别包括两个PMOS、两个NMOS、及两个反相器。图2中的三角形代表反相器，只要是能够实现反相功能的器件均可以采用。例如与非门(复位信号＝0时)、或非门(复位信号＝1时)等。
实施例2
图3是按照本发明所公开的电路和方法所设计的带有复位功能的16进制异步四位格雷码计数器的电路结构图。所述异步格雷码计数器包括顺序相连的标识信号产生电路和触发器级联电路。所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端。
如图3所示，标识信号产生电路和触发器级联电路均采用D触发器。标识信号产生电路为第一级触发器电路DFF1。第一级触发器电路是上升沿触发的D触发器DFF1，D端连接自身的反相输出端QB，时钟端接输入时钟，正相输出端Q输出第一标志信号F，反相输出端QB输出第二标志信号FB。触发器级联电路由四个上升沿触发的D触发器DFF2-DFF5组成，各触发器的D端分别连接自身的反相输出端QB。第二级触发器DFF2的时钟端接入第二标志信号FB，DFF3-DFF5的时钟输入端分别接入前一级触发器的数据输出端XB。如图5所示，当输入时钟的上升沿到来，DFF1的输出端F发生翻转；当标志信号F发生0到1的变化，DFF2的输出端Q发生翻转；DFF3-DFF5当前一级触发器的XB端发生0到1的翻转时，后一级触发器的输入发生翻转。
如上所述，触发器DFF5-DFF2的正相数据输出端结果Q<4>Q<3>Q<2>Q<1>按照0000，0001,0011,0010......,1000,0000的顺序变化实现4位格雷码计数功能。本实施例提供的异步格雷码计数器电路，复位信号为低电平时计数器复位，可以有效的将各个触发器输出端Q复位到0。
如图4所示，每组D触发器包括两个受控条件相异的锁存器，即串联连接的锁存器1和锁存器2。锁存器中的一个反相器被与非门替换，并且每个锁存器的结构相同，分别包括两个PMOS、两个NMOS、一个反相器及一个与非门(复位信号为0时与非门产生信号1)。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种异步格雷码计数器，其特征在于，
所述异步格雷码计数器包括顺序相连的标志信号产生电路和触发器级联电路；
所述标志信号产生电路和触发器级联电路均采用D触发器；
每个所述D触发器包括正相输入端，时钟输入端，数据输出端，正相输出端，反相输出端；
所述标志信号产生电路的D触发器的反相输出端既连接自身的正相输入端，也连接所述触发器级联电路的第一级D触发器的时钟输入端；
所述触发器级联电路的每级D触发器的反相输出端连接自身的正相输入端，每级D触发器的数据输出端连接后一级D触发器的时钟输入端，最后一级D触发器的数据输出端空接。
2.根据权利要求1所述的异步格雷码计数器，其特征在于，
所述标志信号产生电路采用一个上升沿D触发器，而触发器级联电路采用串联的一个或者多个上升沿D触发器。
3.根据权利要求1所述的异步格雷码计数器，其特征在于，
所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、及两个反相器。
4.根据权利要求1所述的异步格雷码计数器，其特征在于，
所述D触发器包括两个串联的、受控条件相异的锁存器，每个锁存器的结构相同，每个锁存器均包括两个PMOS、两个NMOS、一个反相器及一个与非门。
5.根据权利要求1所述的异步格雷码计数器，其特征在于，
所述触发器级联电路中每级D触发器的数据输出端信号的翻转时间点与正相输出端信号Q相差半个Q的时钟周期。
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