CN109525241B - 一种格雷码计数器 - Google Patents

Abstract

本发明公开一种格雷码计数器，包括二进制计数器以及与二进制计数器连接的格雷码产生器，二进制计数器用于接收时钟信号或待计数信号，并输出二进制计数信号给格雷码产生器，格雷码产生器用于将二进制计数信号转换为格雷码计数信号。本发明包括二进制计数器和格雷码产生器，不需要同步单元处理，因而可以大大降低功耗，在与传统设计功能相同的情况下，功耗可以进一步节省，最多时可以降到传统设计的50％以下，可使本发明的超低功耗格雷码计数器得到具有更灵活更广泛的应用。

Description

一种格雷码计数器

技术领域

本发明涉数字编码技术领域，具体涉及一种格雷码计数器。

背景技术

格雷码计数器是数字电路设计中一类非常常见的单元，通常在数字电路异步界面插入，以保证数据传输的正确性和时效性。请参照图1，格雷码计数器通常可以通过二进制计数器1加入格雷码生成逻辑2实现，但因为常用的格雷码生成逻辑2由于存在竞争而产生毛刺，还需要加一级同步单元3输出，同步电路的存在会增加设计方案的功耗。

发明内容

针对现有技术的不足，本发明提供一种格雷码计数器，用于解决传统的格雷码计数器因存在同步单元而导致功耗增加的问题。

本发明的内容如下：

一种格雷码计数器，包括二进制计数器以及与二进制计数器连接的格雷码产生器，二进制计数器用于接收时钟信号或待计数信号，并输出二进制计数信号给格雷码产生器，格雷码产生器用于将二进制计数信号转换为格雷码计数信号。

优选的，所述二进制计数器输出的二进制计数信号包括累减二进制计数器信号Binb[N-2:0]和累加二进制计数器信号Bin[N-2:0]，累减二进制计数器信号由低到高的第N位定义为信号Binb[N-1]，累加二进制计数器信号由低到高的第N位定义为信号Bin[N-1]，其中N为正整数。

优选的，所述格雷码产生器包括反相器和至少两个第一触发器，第N个第一触发器的输入端用于接收信号Binb[N-1]，第N个第一触发器的脉冲控制端用于接收信号Bin[N-2]，第N个第一触发器的输出端用于输出格雷码计数信号由低到高的第N位信号gray[N-1]，其中N为正整数，第一个第一触发器的脉冲控制端与反相器的输出端连接，反相器的输入端用于对外接收时钟信号或待计数信号，输出格雷码计数信号最高位信号的第一触发器的输入端与输出格雷码计数信号次高位信号的第一触发器的同相输出端连接。

优选的，所述第一触发器采用双稳态触发器，所述双稳态触发器包括D触发器、JK触发器或T触发器。

优选的，所述二进制计数器和所述格雷码产生器之间为异步通信。

优选的，所述第一触发器为数字上升沿触发。

优选的，所述二进制计数器包括至少两个第二触发器，每个第二触发器组成一级二分频器，其中第一级第二触发器的脉冲控制端用于对外接收时钟信号或待计数信号，每一级第二触发器的同相输出端和反相输出端分别与格雷码产生器连接，第N级第二触发器的同相输出端还与二进制计数器第N+1级第二触发器的脉冲控制端连接，第N级第二触发器的同相输出端用于输出信号Binb[N-1]，第N级第二触发器的反相输出端用于输出信号Bin[N-1]，其中N为正整数。

优选的，所述第二触发器采用双稳态触发器，所述双稳态触发器包括D触发器、JK触发器或T触发器。

优选的，所述第二触发器为数字上升沿触发。

本发明的有益效果为：本发明包括二进制计数器和格雷码产生器，不需要同步单元处理，因而可以大大降低功耗，在与传统设计功能相同的情况下，功耗可以进一步节省，最多时可以降到传统设计的50％以下，可使本发明的超低功耗格雷码计数器得到具有更灵活更广泛的应用。

附图说明

图1所示为现有技术中格雷码计数器的原理框图；

图2所示为本发明实施例的原理框图1；

图3所示为本发明实施例的原理框图2。

具体实施方式

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

请参照图2，本实施例公开的一种格雷码计数器，包括二进制计数器4以及与二进制计数器4连接的格雷码产生器5，本实施例的二进制计数器4为异步二进制计数器，格雷码产生器5为异步格雷码产生器，二进制计数器4和，格雷码产生器5之间为异步通信，二进制计数器4用于接收时钟信号或待计数信号，并输出二进制计数信号给格雷码产生器5，格雷码产生器5用于将二进制计数信号转换为格雷码计数信号。具体的，时钟信号或者待计数的信号分别连接到二进制计数器4脉冲控制端和格雷码产生器5的脉冲控制端，二进制计数器4输出的二进制计数信号包括累减二进制计数器信号Binb[N-2:0]和累加二进制计数器信号Bin[N-2:0]，与传统设计相比，本实施例可以额外对上升沿和下降沿进行计数，累减二进制计数器信号由低到高的第N位定义为信号Binb[N-1]，累加二进制计数器信号由低到高的第N位定义为信号Bin[N-1]，累减二进制计数器信号Bin[N-2:0]和累加二进制计数器信号Binb[N-2:0]分别输入到格雷码产生器5的对应输入端，格雷码产生器5输出的N位格雷码计数信号定义为信号gray[N-1:0]，格雷码计数信号由低到高的第N位定义为信号gray[N-1]，其中N为正整数，N的具体数值可根据实际需要确定。

请参照图3，所述二进制计数器4包括至少两个第二触发器41，本实施例的第二触发器41采用双稳态触发器，具体的，第二触发器41采用D触发器。在二进制计数器4内部，第二触发器41的脉冲控制端即为D触发器的CK端，第二触发器41的输入端即为D触发器的D端，第二触发器41的同相输出端即为D触发器的Q端，第二触发器41的反相输出端即为D触发器的QN端。在一部二进制计数器内部，每个第二触发器41组成一级二分频器，具体的，第一个第二触发器41的脉冲控制端用于对外接收时钟或待计数的信号，而第一个第二触发器41的反相输出端与自身的输入端连接，第一个第二触发器41的同相输出端连接到第二个触发器的脉冲控制端，同时第一个第二触发器41的同相输出端输出累减二进制计数器信号的最低位信号Binb[0]，第一个第二触发器41的反相输出端输出累加二进制计数器信号的最低位信号Bin[0]；第二个第二触发器41的脉冲控制端接第一个第二触发器41的同相输出端，而第二个第二触发器41的反相输出端与自身的输入端连接，第二个第二触发器41的同相输出端连接到第三个触发器的脉冲控制端，同时第二个第二触发器41的同相输出端输出累减二进制计数器信号的次低位信号Binb[1]，第二个第二触发器41的反相输出端输出累加二进制计数器信号的次低位信号Bin[1]，依次类推，即每一级第二触发器41的同相输出端和反相输出端分别与格雷码产生器5连接，第N级第二触发器41的同相输出端还与二进制计数器4第N+1级第二触发器41的脉冲控制端连接，第N级第二触发器41的同相输出端用于输出信号Binb[N-1]，第N级第二触发器41的反相输出端用于输出信号Bin[N-1]，其中N为正整数。

请参照图3，所述格雷码产生器5包括反相器和至少两个第一触发器51，本实施例中第一触发器51采用双稳态触发器，具体的，第一触发器51采用D触发器，在格雷码产生器5内部，第一触发器51的脉冲控制端即为D触发器的CK端，第一触发器51的输入端即为D触发器的D端，第一触发器51的同相输出端即为D触发器的Q端，第一触发器51的反相输出端即为D触发器的QN端。在格雷码产生器5内部，反相器的输入端用于对外接收时钟信号或待计数信号，反相器的输出端与第一个第一触发器51的脉冲控制端连接，第一个第一触发器51的输入端接收信号Binb[0]，第一个第一触发器51的同相输出端输出格雷编码计数信号的最低位信号gray[0]；第二个第一触发器51的脉冲控制端接收信号Bin[0]，第二个第一触发器51的输入端接收信号Binb[1]，第二个第一触发器51的同相输出端输出格雷码计数信号的次低位信号gray[1]，依次类推，即第N个第一触发器51的输入端用于接收信号Binb[N-1]，第N个第一触发器51的脉冲控制端用于接收信号Bin[N-2]，第N个第一触发器51的输出端用于输出第N位格雷码计数信号gray[N-1]，其中N为正整数，且输出格雷码计数信号最高位信号gray[N-1]的第一触发器51的输入端与输出格雷码计数信号次高位信号gray[N-2]的第一触发器51的同相输出端连接。

传统设计中格雷码生成逻辑通常用异或门电路等组合逻辑实现，由此而引入的毛刺需要在后一级引入同步单元予以消除，而本实施例的格雷码产生器5采用双稳态触发器，利用双稳态触发器的记忆作用消除毛刺，从而省去了同步单元，可使功耗降低50％以上，可使本发明的超低功耗格雷码计数器得到具有更灵活更广泛的应用。本实施例中，第一触发器51和第二触发器41均为数字上升沿触发。双稳态触发器包括D触发器、JK触发器和T触发器，JK触发器和T触发器转换为D触发器对本领域技术人员来说为公知常识，采用JK触发器和T触发器达到本发明的技术效果，都应属于本发明的保护范围。

以上所述，只是本发明的较佳实施例而已，本发明并不局限于上述实施方式，只要其以相同的手段达到本发明的技术效果，都应属于本发明的保护范围。在本发明的保护范围内其技术方案和/或实施方式可以有各种不同的修改和变化。

Claims (6)

1.一种格雷码计数器，包括二进制计数器(4)，其特征在于：还包括与二进制计数器(4)连接的格雷码产生器(5)，二进制计数器(4)用于接收时钟信号或待计数信号，并输出二进制计数信号给格雷码产生器(5)，格雷码产生器(5)用于将二进制计数信号转换为格雷码计数信号；所述二进制计数器(4)输出的二进制计数信号包括累减二进制计数器信号Binb[N-2:0]和累加二进制计数器信号Bin[N-2:0]，累减二进制计数器信号由低到高定义为信号Binb[0]至Binb[N-2]，累加二进制计数器信号由低到高定义为信号Bin[0]至Bin[N-2]，其中N为大于2的正整数；所述二进制计数器(4)包括至少两个第二触发器(41)，每个第二触发器(41)组成一级二分频器，其中第一级第二触发器(41)的脉冲控制端用于对外接收时钟信号或待计数信号，每一级第二触发器(41)的同相输出端和反相输出端分别与格雷码产生器(5)连接，且每一级第二触发器(41)的反相输出端与该级第二触发器(41)的输入端连接，每一级第二触发器(41)的同相输出端与下一级第二触发器(41)的脉冲控制端连接，第1至第N-1级第二触发器(41)的同相输出端用于输出信号Binb[0]至Binb[N-2]，第1至第N-1级第二触发器(41)的反相输出端用于输出信号Bin[0]至Bin[N-2]；所述格雷码产生器(5)包括反相器和至少两个第一触发器(51)，第一个第一触发器(51)的脉冲控制端与反相器的输出端连接，反相器的输入端用于对外接收时钟信号或待计数信号，第1至第N-1个第一触发器(51)的输入端分别用于接收信号Binb[0]至Binb[N-2]，第2至第N-1个第一触发器(51)的脉冲控制端用于接收信号Bin[0]至Bin[N-3]，第N个第一触发器(51)的脉冲控制端用于接收信号Binb[N-3]，第N个第一触发器(51)的输入端与第N-1个第一触发器(51)的同相输出端连接，第1至第N个第一触发器(51)的输出端用于输出格雷码计数信号由低到高的信号gray[0]至gray[N-1]。

2.如权利要求1所述的格雷码计数器，其特征在于：所述第一触发器(51)采用双稳态触发器，所述双稳态触发器包括D触发器、JK触发器或T触发器。

3.如权利要求1所述的格雷码计数器，其特征在于：所述二进制计数器(4)和所述格雷码产生器(5)之间为异步通信。

4.如权利要求1或2所述的格雷码计数器，其特征在于：所述第一触发器(51)为数字上升沿触发。

5.如权利要求1所述的格雷码计数器，其特征在于：所述第二触发器(41)采用双稳态触发器，所述双稳态触发器包括D触发器、JK触发器或T触发器。

6.如权利要求1所述的格雷码计数器，其特征在于：所述第二触发器(41)为数字上升沿触发。

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