CN209879362U - 一种不存在低电平交集的反向时钟发生电路 - Google Patents
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Abstract
通常用一组反向时钟在数字集成电路设计领域中具体应用时，可能会设置一个固定的复位端，也就是说要么时钟信号高电平时复位端释放，要么时钟信号低电平时复位端释放，如果一组反向时钟一定频率就会出现同时高电平，并且一定频率就会出现低电平，这样对电路的正常运行是极为不利的，因为复位端可能会被错误触发，增加系统的不稳定性，甚至导致整个电路瘫痪。为了解决以上问题，本实用新型提出一种不存在低电平交集的反向时钟发生电路，其通过复位端Reset、两个与非门以及延时器的组合，使得时钟发生电路的两个时钟信号产生延时和反向，保证了反向时钟在低电平时不会发生交集，从而使得数字集成电路设计多了一些选择性。
Description
技术领域
本实用新型属于数字集成电路设计领域，较为具体的，涉及到一种不存在低电平交集的反向检测时钟发生电路。
背景技术
一般情况下，为了产生反向时钟，最直接的做法就是将原来的时钟信号Fclk经过一个反向器反向后，获得反向时钟，从理论上来说原来的时钟信号Fclk与反向时钟信号之间一定成180°反转关系。但是，由于反向器存在延时效果，这是无法避免的，这就导致经过一段延时后，原来的时钟信号Fclk与反向时钟信号不成180°的反转关系，很可能出现原来的时钟信号Fclk和反向时钟信号同时为高电平或者同时为低电平的情况，这种情况是极为不利的。因为通常用一组反向时钟在数字集成电路设计领域中具体应用时，可能会设置一个固定的复位端，也就是说要么时钟信号高电平复位端释放，要么时钟信号低电平时复位端释放，如果一组反向时钟一定频率就会出现同时高电平，并且一定频率就会出现低电平，这样对电路的正常运行是极为不利的，因为复位端可能被错误触发，从而导致整个电路瘫痪。
实用新型内容
为了解决以上问题，本实用新型提出一种不存在低电平交集的反向时钟发生电路，其通过复位端Reset、两个与非门以及延时器的组合，使得时钟发生电路的两个时钟信号产生延时和反向，保证了反向时钟在低电平时不会发生交集，从而使得数字集成电路设计多了一些选择性。
一种不存在低电平交集的反向时钟发生电路，其包括:原来的时钟信号Fclk、复位端Reset、第一与非门1、第二与非门2、第三与非门3、第一延时器DELAY1、第二延时器DELAY2、时钟信号clk_Q2、时钟信号clk_Q4,第一反向器4、第二反向器5、第三反向器6、第四反向器7、时钟信号Q2和时钟信号Q4，其特征在于：原来的时钟信号Fclk分别与第一与非门1的第二个信号输入端和第三与非门3的第一个信号输入端相连，复位端Reset分别与第一与非门1的第一个信号输入端和第三与非门3相连，第一与非门1的信号输出端与第二与非门2的第二个信号输入端相连，第二与非门2的信号输出端与第二延时器DELAY2相连，经过第二延时器DELAY2的延时后产生时钟信号clk_Q2,时钟信号clk_Q2经过第三反向器6和第四反向器7后产生时钟信号Q2；时钟信号clk_Q2与第三与非门3的第二个信号输入端相连，第三与非门3的信号输出端经过一个延时器DELAY1后获得时钟信号clk_Q4,时钟信号clk_Q4经过第一反向器4和第二反向器5后产生时钟信号Q4；时钟信号clk_Q4与第二与非门2的第一个信号输入端相连；所述的不存在低电平交集的反向检测时钟发生电路的初始状态设置为原来的时钟信号Fclk设置为低电平、复位端Reset设置为低电平，时钟信号clk_Q2设置为低电平，时钟信号clk_Q4设置为高电平。
进一步的，第一延时器DELAY1和第二延时器DELAY2的延时可以相同，也可以不同。
进一步的，第一延时器DELAY1和第二延时器DELAY2的延时为1ns-3ns。
进一步的，第一与非门1、第二与非门2、第三与非门3、第一反向器4、第二反向器5、第三反向器6和第四反向器7均存在延时，延时分别为0.2ns-0.3ns。
进一步的，第二反向器5的尺寸是第一反向器4的尺寸的1.2倍-6倍，较为优选的，第二反向器5的尺寸为第一反向器4的尺寸的2倍-4倍。
进一步的，第四反向器7的尺寸是第三反向器6的尺寸的1.2倍-6倍，较为优选的，第四反向器7的尺寸为第一反向器6的尺寸的2倍-4倍。
如上所述的不存在低电平交集的反向时钟发生电路的工作原理如下：
首先，需要了解与非门的逻辑，与非门有两个信号输入端和一个信号输出端，假设第一个信号输入端的信号为A，第二个信号输入端的信号为B，信号输出端的信号为Y，则与非门的真值表如下：
| A | B | Y |
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
备注：真值表中的“0”表示信号为低电平，“1”表示为高电平。
总结起来，也就是与非门的真值表的情况为：只要第一个信号输入端的信号A或者第二个信号输入端的信号B中有一个为“0”，则信号输出端的信号Y就输出“1”；否则，也就是第一个信号输入端的信号A和第二个信号输入端的信号B中同时为“1”，信号输出端的信号Y才输出“0”。
假设所有的电元件中只有第一延时器DELAY1和第二延时器DELAY2会产生延时，其他的电元件的延时均可以忽略不计。
在初始状态时，也就是在第一个工作状态，原来的时钟信号Fclk为“0”，复位端Reset为“0”，第三与非门的第一个信号输入端为“0”，根据与非门真值表，只要有一个输入端的信号为“0”，则输出端信号为“1”，故第三与非门3的信号输出端为“1”，此时第二与非门2的第一信号输入端为“1”，时钟信号Q4为“1”。第一与非门1的第一信号输入端为0，根据与非门真值表，第一与非门1的信号输出端为“1”(即第二与非门2的第二个信号输入端为“1”)由于第二与非门2两个信号输入端均为“1”，则第二与非门2输出端为“0”，此时时钟信号Q2为“0”。
在第二个工作状态下，复位端Reset释放为高电平，则复位端Reset的信号为“1”，但是并不会影响第一与非门1和第三与非门3的输出端的信号。因为此时，第一与非门1的第二个信号输入端仍然为“0”，而根据与非门的真值表特性，只要有一个输入端的信号为“0”，则输出端信号为“1”，第三与非门3的第一个信号输入端和第二个信号输入端均为“0”，没有发生变化，所以第三与非门3的输出端与第一个工作状态时完全相同，所以时钟信号Q2和时钟信号Q4的状态不会发生改变，此时原来的时钟信号Fclk仍然为“0”。
在第三个工作状态，原来的时钟信号Fclk从“0”跳变为“1”，此时第一与非门1的第一个信号输入端和第二个信号输入端分别为“1”，此时第一与非门1的信号输出端为“0”，也就是第二与非门2的第二个信号输入端为“0”，根据与非门的真值表特性，只要有一个输入端的信号为“0”，则输出端信号为“1”，此时经过第二延时器DELAY2的延时后，检测时钟信号Q2从“0”跳变为“1”，而在第三个工作状态中，第三与非门3的第一个信号输入端为“1”，第二个信号输入端只有在第二与非门2经过了第二延时器DELAY2的延时后产生了检测时钟信号clk_Q2后，并将clk_Q2传送到第三与非门3的第二个信号输入端，第三与非门3才会有新的信号输入，所以在第三个工作状态，第三与非门3的第二个信号输入端一直保持“0”，此时第三与非门3的信号输出端为“1”，故时钟信号Q4仍然保持“1”。
在第四个工作状态，时钟信号clk_Q2将新的状态“1”传输到第三与非门3的第二个信号输入端，且此时第三与非门3的第一个信号输入端为“1”，则第三与非门3的信号输出端的结果从“1”跳变为“0”，然后经过了第一延时器DELAY1的延时后，输出时钟信号clk_Q4,再经过第一反向器4和第二反向器5后得到时钟信号Q4，所以在第四个工作状态，检测时钟信号Q4为“1”，并且在第四个工作状态结束后立即跳变为“0”。此时，时钟信号Q2维持不变。
在第五个工作状态，为中间稳定状态，此时原来的时钟信号Fclk、时钟信号Q2和时钟信号Q4均维持不变。等待下一个工作状态中原来的时钟信号Fclk从“1”跳变为“0”。
在第六个工作状态，原来的时钟信号Fclk从“1”跳变为“0”，此时第三与非门3的第一个信号输入端为“0”，根据与非门的特性，第三与非门3的信号输出端为“1”，经过第一延时器DELAY1的延时后输出时钟信号clk_Q4，时钟信号clk_Q4经过两个反向器后，输出时钟信号Q4，所以时钟信号Q4在第六个工作状态保持为“0”，并在第六个状态结束时，跳变为“1”。同时，在第六个工作状态，第二与非门2的第一个信号输入端始终保持“0”，直至第六个工作状态结束，第二与非门2的第一个信号输入端才跳变为“1”，所以在第六个工作状态，时钟信号Q2保持为“1”。
在第七个工作状态，第二与非门2的第一个信号输入端接受时钟信号clk_Q4的信号“1”，此时第二与非门2的第二个信号输入端为“1”，故第二与非门2的信号输出端为“0”，经过第二延时器DELAY2的延时后，输出时钟信号clk_Q2，时钟信号clk_Q2经过两个反向器后得到检测时钟信号Q2。故在第七个工作状态，检测时钟信号Q2保持为“1”，并在第七个工作状态结束后，跳变为“0”。此时，时钟信号Q4的状态保持为“1”。
在第八个工作状态，为中间稳定状态，此时原来的时钟信号Fclk、时钟信号Q2和时钟信号Q4均维持第七个工作状态结束时的状态不变。也就是原来的时钟信号Fclk为“0”，检测时钟信号Q2为“0”，检测时钟信号Q4为“1”。等待下一个工作状态中原来的时钟信号Fclk从“0”跳变为“1”。此时第八个工作状态已经回到第二个工作状态的情况，故当本实用新型的不存在低电平交集的反向检测时钟发生电路正常工作后，会一直从不断重复从第二个工作状态到第八个工作状态的过程。
在第四个工作状态和第七个工作状态下，出现了时钟信号Q2和时钟信号Q4同样为高电平的情况，但是这样的情况下并不影响低电平时触发复位端使能的数字电路，仍然可以保持低电平触发复位端使能的数字电路正常工作。
图2为本实用新型的不存在低电平交集的反向检测时钟发生电路的单个循环的时序图。从图2，可以清晰看出，本实用新型设计的不存在低电平交集的反向检测时钟发生电路不会发生时钟信号Q2和时钟信号Q4同时为低电平的情形。
附图说明
图1为本实用新型的不存在低电平交集的反向检测时钟发生电路的结构示意图。
图2为本实用新型的不存在低电平交集的反向检测时钟发生电路的时序示意图。
具体实施方式
具体实施案例1：
如图1所示，为本实用新型的不存在低电平交集的反向检测时钟发生电路的结构示意图；如图2所示，为本实用新型的不存在低电平交集的反向检测时钟发生电路的时序示意图。一种不存在低电平交集的反向时钟发生电路，其包括:原来的时钟信号Fclk、复位端Reset、第一与非门1、第二与非门2、第三与非门3、第一延时器DELAY1、第二延时器DELAY2、时钟信号clk_Q2、时钟信号clk_Q4,第一反向器4、第二反向器5、第三反向器6、第四反向器7、时钟信号Q2和时钟信号Q4，其特征在于：原来的时钟信号Fclk分别与第一与非门1的第二个信号输入端和第三与非门3的第一个信号输入端相连，复位端Reset分别与第一与非门1的第一个信号输入端和第三与非门3相连，第一与非门1的信号输出端与第二与非门2的第二个信号输入端相连，第二与非门2的信号输出端与第二延时器DELAY2相连，经过第二延时器DELAY2的延时后产生时钟信号clk_Q2,时钟信号clk_Q2经过第三反向器6和第四反向器7后产生时钟信号Q2；时钟信号clk_Q2与第三与非门3的第二个信号输入端相连，第三与非门3的信号输出端经过一个延时器DELAY1后获得时钟信号clk_Q4,时钟信号clk_Q4经过第一反向器4和第二反向器5后产生时钟信号Q4；时钟信号clk_Q4与第二与非门2的第一个信号输入端相连；所述的不存在低电平交集的反向检测时钟发生电路的初始状态设置为原来的时钟信号Fclk设置为低电平、复位端Reset设置为低电平，时钟信号clk_Q2设置为低电平，时钟信号clk_Q4设置为高电平。
其中，第一延时器DELAY1和第二延时器DELAY2的延时可以相同均为2ns,第二反向器5的尺寸为第一反向器4的尺寸的2倍,第四反向器7的尺寸是第三反向器6的尺寸的4倍。
以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种不存在低电平交集的反向时钟发生电路，其包括:原来的时钟信号Fclk、复位端Reset、第一与非门(1)、第二与非门(2)、第三与非门(3)、第一延时器DELAY1、第二延时器DELAY2、时钟信号clk_Q2、时钟信号clk_Q4,第一反向器(4)、第二反向器(5)、第三反向器(6)、第四反向器(7)、时钟信号Q2和时钟信号Q4，其特征在于：原来的时钟信号Fclk分别与第一与非门(1)的第二个信号输入端和第三与非门(3)的第一个信号输入端相连，复位端Reset分别与第一与非门(1)的第一个信号输入端和第三与非门(3)相连，第一与非门(1)的信号输出端与第二与非门(2)的第二个信号输入端相连，第二与非门(2)的信号输出端与第二延时器DELAY2相连，经过第二延时器DELAY2的延时后产生时钟信号clk_Q2,时钟信号clk_Q2经过第三反向器(6)和第四反向器(7)后产生时钟信号Q2；时钟信号clk_Q2与第三与非门(3)的第二个信号输入端相连，第三与非门(3)的信号输出端经过一个延时器DELAY1后获得时钟信号clk_Q4,时钟信号clk_Q4经过第一反向器(4)和第二反向器(5)后产生时钟信号Q4；时钟信号clk_Q4与第二与非门(2)的第一个信号输入端相连；所述的不存在低电平交集的反向检测时钟发生电路的初始状态设置为原来的时钟信号Fclk设置为低电平、复位端Reset设置为低电平，时钟信号clk_Q2设置为低电平，时钟信号clk_Q4设置为高电平。
2.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第一延时器DELAY1和第二延时器DELAY2的延时可以相同，也可以不同。
3.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第一延时器DELAY1和第二延时器DELAY2的延时为1ns-3ns。
4.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第一与非门(1)、第二与非门(2)、第三与非门(3)、第一反向器(4)、第二反向器(5)、第三反向器(6)和第四反向器(7)均存在延时，延时分别为0.2ns-0.3ns。
5.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第二反向器(5)的尺寸是第一反向器(4)的尺寸的1.2倍-6倍。
6.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第二反向器(5)的尺寸为第一反向器(4)的尺寸的2倍-4倍。
7.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第四反向器(7)的尺寸是第三反向器(6)的尺寸的1.2倍-6倍。
8.如权利要求1所述的不存在低电平交集的反向时钟发生电路，其特征在于：第四反向器(7)的尺寸为第一反向器(4)的尺寸的2倍-4倍。
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| CN201921167418.6U Active CN209879362U (zh) | 2018-09-13 | 2019-07-24 | 一种不存在低电平交集的反向时钟发生电路 |
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