CN108777575B - 分频器 - Google Patents

Abstract

本申请涉及一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。

Description

分频器

技术领域

本发明涉及电子电路领域，特别是涉及一种分频器。

背景技术

在数字电路中，分频器用于将较高频率的时钟信号进行分频操作，得到较低频率的时钟信号。传统的分频器电路结构复杂程度比较高，难以实现高速电路，由于同步时钟频率过高以及例如通过计数器实现分频器等原因，还会造成功耗较大的缺点，且传统的分频器的占空比控制不够精确。

发明内容

基于此，有必要针对上述技术问题，提供一种分频器，结构简单且可以实现较高精度的占空比控制。

一种分频器，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；

所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；以及

所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；

其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号。

上述分频器，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器对分频信号进行同步修正，可以使占空比的控制达到较高精度。

在其中一个实施例中，所述分频链路由多个分频单元级联组成，所述分频链路控制信号包括使能信号以及分频比控制信号；

其中，所述使能信号连接至各级分频单元的使能端，用于确定所述分频链路中分频单元的实际有效级；所述分频比控制信号连接至各级分频单元的控制端，用于确定所述各级分频单元的工作状态。

在其中一个实施例中，所述分频比控制信号跟随所述分频信号的高低电平变化而更新。

在其中一个实施例中，所述分频单元为2/3分频单元。

在其中一个实施例中，所述分频链路包括n个2/3分频单元，则所述分频器的分频比为大于等于4且小于等于2ⁿ⁺¹-1的正整数。

在其中一个实施例中，对于所述分频链路中的任意一级2/3分频单元；

所述使能信号等于0时，该所述2/3分频单元的输出频率与输入频率相同；

所述使能信号等于1时，该所述2/3分频单元工作在2分频或3分频状态，其中，所述分频比控制信号等于1时，该所述2/3分频单元工作在3分频状态，所述分频比控制信号等于0时，该所述2/3分频单元工作在2分频状态。

在其中一个实施例中，所述分频比为偶数时，所述分频链路输出的分频信号的占空比为50％；

所述分频比为奇数时，所述分频链路输出的分频信号的高电平时长比低电平时长多一个所述待分频信号的时钟周期。

在其中一个实施例中，第i级2/3分频单元是所述分频链路中的最后一级有效的2/3分频单元；

所述分频比为偶数或者不等于2ⁱ⁺¹-1的奇数时，所述第i级2/3分频单元工作在2分频状态；

所述分频比为2ⁱ⁺¹-1时，所述第i级2/3分频单元工作在3分频状态。

在其中一个实施例中，对于所述第i级2/3分频单元；

所述分频比为2ⁱ⁺¹-1时，当所述分频信号为高电平时，该2/3分频单元之前的所述分频链路的分频比持续2个该所述2/3分频单元的输入时钟周期；

当所述分频信号为低电平时时，该2/3分频单元之前的所述分频链路的分频比持续1个该所述2/3分频单元的输入时钟周期。

在其中一个实施例中，所述同步修正信号包括第一修正信号和第二修正信号；

其中，所述第一修正信号的下降沿与所述待分频信号的上升沿对齐，所述第二修正信号的下降沿与所述待分频信号的下降沿对齐。

在其中一个实施例中，所述第二修正信号的下降沿超前所述第一修正信号的下降沿0.5个所述待分频信号的时钟周期。

在其中一个实施例中，所述分频模式控制器、所述分频链路以及所述占空比控制器均由数字逻辑电路组成。

附图说明

图1为一个实施例中分频器的结构示意图；

图2为一个实施例中分频模式控制器的电路示意图的；

图3为一个实施例中分频链路的电路示意图；

图4为一个实施例中分频链路中第一级分频单元的电路示意图；

图5为一个实施例中分频链路中非第一级分频单元的电路示意图；

图6为一个实施例中分频单元的具体电路示意图；

图7为一个实施例中占空比控制器的结构示意图；

图8为一个实施例中第一级分频单元的关键节点时序示意图；

图9为一个实施例中第三级分频单元的关键节点时序示意图；

图10为一个实施例中占空比控制器的输入输出时序示意图；

图11为另一个实施例中占空比控制器的输入输出时序示意图；

图12为另一个实施例中占空比控制器的输入输出时序示意图；

图13为另一个实施例中修正分频信号的占空比示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

图1为一个实施例中分频器100的结构示意图，如图1所示，一种分频器100，包括相互通讯连接的分频模式控制器120、分频链路140以及占空比控制器160；分频模式控制器120用于根据所接收的分频比控制字信号输出分频链路控制信号至分频链路140，以控制分频链路140根据所接收的待分频信号输出分频信号和同步修正信号；以及占空比控制器160用于根据所接收的同步修正信号对所接收的分频信号进行同步修正，以输出修正分频信号；其中，分频模式控制器120还用于根据所接收的分频信号更新分频链路控制信号。

具体地，在分频器100中，电路的输入信号为待分频信号Fin，输出信号为修正分频信号Fout，分频器100的分频比m由分频比控制字信号MC确定，修正分频信号Fout的频率为Fin/m。分频模式控制器120可以由反相器、与非门和或非门等基本的数字逻辑电路单元实现，分频模式控制器120的输入信号为分频比控制字MC和分频链路140产生的分频信号SW，输出信号为分频链路控制信号；分频链路140的输入信号为待分频信号Fin和分频链路控制信号，输出信号为分频信号以及同步修正信号；占空比控制器160可以由下降沿触发的D触发器和与非门实现，占空比控制器160的输入信号为分频信号SW以及同步修正信号，输出信号为修正分频信号Fout。

分频模式控制器120对分频比控制字信号MC进行逻辑处理以产生分频链路控制信号。分频链路140在分频链路控制信号的控制下产生分频信号SW以及同步修正信号。最后分频信号SW经由占空比控制器160被同步修正信号进行同步与修正，以输出修正分频信号Fout，使得修正分频信号Fout的占空比可以更加接近50％，从而实现较高精度的占空比控制，。

上述分频器100，电路结构较为简单，有利于实现高速电路，功耗也较低，且通过占空比控制器160对分频信号进行同步修正，可以使占空比的控制达到较高精度。

在一个实施例中，分频链路由多个分频单元级联组成，分频链路控制信号包括使能信号以及分频比控制信号；其中，使能信号连接至各级分频单元的使能端，用于确定分频链路中分频单元的实际有效级；分频比控制信号连接至各级分频单元的控制端，用于确定各级分频单元的工作状态。

具体地，分频链路由多个分频单元级联组成，例如分频链路可以包括n个2/3双模分频单元DIV2/3，则分频器的分频比通过n+1位分频比控制字MC进行设置，分频比m为有效值为大于等于4且小于等于2ⁿ⁺¹-1的正整数。分频链路控制信号包括使能信号EN和分频比控制信号M。使能信号EN连接至分频链路中各级分频单元的使能端，用于确定分频链路中的实际有效级数。分频比控制信号M连接至分频链路中各级分频单元的MOD端，用于确定分频链路中各级分频单元的工作状态。例如对于某一级分频单元，当使能信号EN＝0时，该分频单元工作在输出信号与输入信号频率相同的状态，当使能信号EN＝1时,该分频单元处于有效状态，具体工作在几分频模式则由分频比控制信号M确定。由于分频链路采用改进的分频单元级联的模块化结构设计，可以实现分频比的灵活扩展与版图布局，且各级分频单元可以进行尺寸按比例缩小设计从而进一步降低分频器的功耗。

在一个实施例中，对于分频链路中的任意一级2/3分频单元；

使能信号等于0时，该2/3分频单元的输出频率与输入频率相同；

使能信号等于1时，该2/3分频单元工作在2分频或3分频状态，其中，分频比控制信号等于1时，该2/3分频单元工作在3分频状态，分频比控制信号等于0时，该所述2/3分频单元工作在2分频状态。

具体地，图2为一个实施例中分频模式控制器200的电路示意图，如图所示，分频模式控制器200包括一个n位加法器220、或门逻辑链240和2ⁱ-1(i为2～n的正整数)形式的分频比识别电路260。n位加法器220用于实现对分频比m的半加操作，即实现M[n:1]＝MC[n:1]+MC[0]的加法操作。当m为偶数时，S[n:1]＝m/2，当m为奇数时S[n:1]＝(m+1)/2，同时产生进位信号C。或门逻辑链240对MC[n:1]从高位到低位进行递归逻辑“或”操作，从而产生分频链路各级2/3分频单元DIV2/3的使能信号EN[n:1]。

EN[n]＝MC[n]

EN[n-1]＝MC[n-1]+EN[n]

EN[n-2]＝MC[n-2]+EN[n-1]

…

EN[i]＝MC[i]+EN[i+1]

…

EN[1]＝MC[1]+EN[2]

分频比识别电路260用于对en[i+1]与MC[i]完成

的逻辑运算，若该运算结果为0则表示第i级2/3分频单元DIV2/3是有效级中的最后一级，即en[1]、en[2]…en[i]的值均为1，而en[i+1]、en[i+2]…en[n]的值均为0，此时第i级2/3分频单元DIV2/3的MOD信号被设置为S[i+1]或设置为进位C(i＝n时)。如果m符合2ⁱ⁺¹-1形式，则M[i]＝S[i+1]＝1，第i级2/3分频单元DIV2/3工作在3分频状态；否则M[i]＝S[i+1]＝0，第i级2/3分频单元DIV2/3工作在2分频状态。

在一个实施例中，分频比控制信号跟随分频信号的高低电平变化而更新。

具体地，分频比控制信号M的值随分频信号SW高低电平的变化而在MC[n:1]与MC[n:1]+MC[0]之间切换，即SW＝0时M[n:1]＝MC[n:1]，SW＝1时M[n:1]＝MC[n:1]+MC[0]。且分频链路的输出信号SW与触发其变化的第一级输入时钟时延不超过1个时钟周期。

在一个实施例中，分频比为偶数时，分频链路输出的分频信号的占空比为50％；分频比为奇数时，分频链路输出的分频信号的高电平时长比低电平时长多一个待分频信号的时钟周期。

具体地，当分频比m为偶数时，分频信号SW的高电平时长＝低电平时长；当分频币m为奇数时，分频信号SW的高电平时长＝低电平时长+1/Fin。图3为一个实施例中分频链路300的电路示意图，如图3所示，分频链路300由n级2/3分频单元320级联组成，第i级2/3分频单元是分频链路300中的最后一级有效的2/3分频单元；分频比为偶数或者不等于2ⁱ⁺¹-1的奇数时，第i级2/3分频单元工作在2分频状态；分频比为2ⁱ⁺¹-1时，第i级2/3分频单元工作在3分频状态。

在一个实施例中，对于上述第i级2/3分频单元；分频比为2ⁱ⁺¹-1时，当分频信号为高电平时，该2/3分频单元之前的分频链路的分频比持续2个该2/3分频单元的输入时钟周期；当分频信号为低电平时时，该2/3分频单元之前的分频链路的分频比持续1个该2/3分频单元的输入时钟周期。

具体地，当分频比m为偶数时，第i级2/3分频单元工作在2分频模式，前i-1级2/3分频链路组成分频比为m/2的分频器，故其输出的分频信号SW占空比为50％；

当分频比m≠2ⁱ⁺¹-1的奇数时，第i级2/3分频单元工作在2分频模式，前i-1级2/3分频链路组成分频比在(m+1)/2与(m-1)/2之间切换的分频器。分频信号SW为1时，前i-1级2/3分频链路的分频比为(m+1)/2，当分频信号SW为0时，前i-1级2/3分频链路分频比为(m-1)/2。因此分频信号SW的高电平时长比低电平时长多一个待分频信号的时钟周期1/Fin。

当分频比m＝2ⁱ⁺¹-1时，第i级2/3分频单元工作在3分频模式，前i-1级2/3分频链路分频比控制方式与m≠2ⁱ⁺¹-1时相同。但当分频信号SW为1时，前i-1级2/3分频链路分频比为(m+1)/2，此时M_i-1 M_i-2…M₁＝[00…0],即前i-1级2/3分频链路分频比为2^i-1,此分频比将持续2个第i级2/3分频单元DIV2/3的输入时钟周期；当分频信号SW为0时，前i-1级2/3分频链路分频比切换为(m-1)/2,此时MOD_i-1 MOD_i-2…MOD₁＝[11…1]，即前i-1级2/3分频链路分频比为2^i-1,此分频比将持续1个第i级2/3分频器的输入时钟周期。因此，总的输出分频比m＝2^i-1+2^i-1+(2ⁱ-1)＝2ⁱ⁺¹-1，且其输出信号的高电平时长比低电平时长多一个待分频信号的时钟周期1/Fin。

在一个实施例中，同步修正信号包括第一修正信号MO和第二修正信号MOBB；其中，第一修正信号MO的下降沿与待分频信号Fin的上升沿对齐，第二修正信号MOBB的下降沿与待分频信号Fin的下降沿对齐。且第二修正信号MOBB的下降沿超前第一修正信号MO的下降沿0.5个待分频信号Fin的时钟周期。

具体地，分频链路通过第一级2/3分频单元DIV2/3产生频率为2×SW或3×SW的同步修正信号MO和MOBB，且第一修正信号MO的下降沿与待分频信号Fin的上升沿对齐，第二修正信号MOBB的下降沿与待分频信号Fin的下降沿对齐，且MOBB的下降沿超前MO的下降沿1/(2×Fin)。图4为一个实施例中分频链路中第一级2/3分频单元420的电路示意图，图5为分频链路中非第一级2/3分频单元440的电路示意图，如图4和图5所示，对于分频链路中各级2/3分频单元：

EN＝0时，OUT＝CLK；

EN＝1时，OUT工作于2分频或3分频模式，由MOD、MI与EN_NEXT共同决定：

EN＝1，且EN_NEXT＝0,且MI＝X，且MOD＝1时，OUT＝CLK/3；

EN＝1，且EN_NEXT＝1,且MI＝1，且MOD＝1时，OUT＝CLK/3；

EN＝1，且EN_NEXT＝1,且MI＝0，且MOD＝0时，OUT＝CLK/2；

EN＝1，且EN_NEXT＝1,且MI＝0，且MOD＝1时，OUT＝CLK/2；

EN＝1，且EN_NEXT＝1,且MI＝1，且MOD＝0时，OUT＝CLK/2；

EN＝1，且EN_NEXT＝0,且MI＝X，且MOD＝0时，OUT＝CLK/2。

当EN_NEXT＝0时，2/3分频单元的MI输入端与MO输出端由2路选择器MUX选通为高电平1；当EN_NEXT＝1时，2/3分频单元的MI输入端由2路选择器MUX选通为下一级的输出端MO,本级的MO输出端由2路选择器MUX选通为本级2/3分频单元的MO输出端。并且第一级2/3分频单元DIV2/3与后续各级不同，将2/3分频单元的MOB信号经反相器反相后输出。图中的2路选择器MUX的当S＝1时输出端OUT＝A，当S＝0时输出端OUT＝B。

图6为一个实施例中分频单元500的具体电路示意图,如图6所示，分频单元500的输入输出特点如下：

EN＝0时，OUT＝CLK；

EN＝1且MI＝1且P＝1时，MO＝CLK/3；

EN＝1且MI＝0且P＝1时，MO＝CLK/2；

EN＝1且MI＝1且P＝0时，MO＝CLK/2；

EN＝1且MI＝0且P＝0时，MO＝CLK/2。

图7为一个实施例中占空比控制器600的电路示意图，在一个实施例中，如图7所示，占空比控制器600由一个与非门620和两个下降时钟沿触发的D触发器级联组成，两个D触发器分别为第一级D触发器640以及第二级D触发器660，第一级D触发器640的D端连接分频信号SW，第一级D触发器640的时钟信号连接第二修正信号MOBB，第二级D触发器660的时钟信号连接第一时钟信号MO，第二级D触发器660的使能端EN＝0时其输出为高电平；第一级D触发器640的输出信号q1与第二级D触发器660的输出信号q2作“与非”运算的结果作为占空比控制器600的输出信号。第一级D触发器640的Q端输出信号q1为第二修正信号MOBB的下降沿同步过的分频信号SW；当分频比m为偶数时MC[0]＝0时，第二级D触发器660的Q端输出为1，

当分频比m为奇数时MC[0]＝1时，第二级D触发器660的Q端输出信号q2为MO的下降沿同步过的信号q1,

第一修正信号MO与第二修正信号MOBB分别被待分频信号Fin的上升沿与下降沿同步，因此MOBB与MO的下降沿相差0.5个待分频信号Fin的时钟周期。所以当分频比m为奇数时，分频信号SW被修正为占空比更接近50％的Fout信号，其精度受输入时钟周期的占空比精度影响；当分频比m为偶数时，50％占空比精度受各级2/3分频单元上升沿与下降沿时延不同影响的SW信号被MOBB信号所同步，产生高精度的50％占空比输出信号Fout。

在一个具体的实施例中，分频比m＝15，图8为分频比m＝15时分频链路的第一级2/3分频单元的关键节点时序示意图，图中MOD,MI,CLK为电路的输入信号，OUT、MO与MOBB为输出信号。对于第一级2/3分频单元，EN与EN_NEXT信号即分频模式控制器产生的使能信号EN[1]与EN[2]，值均为1。OUT信号的沿与CLK信号的下降沿对齐，MO信号的下降沿与CLK信号的上升沿对齐，MOBB信号的下降沿与CLK信号的下降沿对齐。MO信号与MOBB信号的下降沿相差0.5个CLK周期。图9为分频比m＝15时分频链路的第三级2/3分频单元的关键节点时序示意图，前两级2/3分频单元的输出信号Q2在/4、/4与/7序列下切换，最终产生一占空比为8/15的波形。

图10为分频比m为13时的占空比控制器电路输入输出时序关系图，图11为分频比m为14时的占空比控制器电路输入输出时序关系图，图12为分频比m为15时的占空比控制器电路输入输出时序关系图，如图10、图11以及图12所示，分频比为奇数时占空比控制器的输出Fout信号的上升沿与MOBB信号的下降沿对齐，Fout信号的下降沿与MO信号的下降沿对齐；分频比为偶数时占空比控制器的输出Fout信号的上升沿下降沿均与CLKN的下降沿对齐。使得分频比为奇数或偶数时，分频器的修正分频信号Fout都可以是精度较高的50％占空比的信号。图13为一个是实施例中修正分频信号的占空比示意图，如图13所示，分频器输入的带修正分频信号Fin为2GHz，分频器输出的修正分频信号Fout的占空比误差小于0.3％，并且随着分频比的增加，其占空比误差不断减小，可以实现高精度的占空比控制。

在一个实施例中，上述各实施例中的分频模式控制器、分频链路以及占空比控制器均由数字逻辑电路组成。

具体地，上述分频器整个电路均可由基本的数字逻辑单元实现，分频器电路中不包括模拟器件，利于数字模块的集成，可以在不同的工艺制程下实现集成，对工艺节点不敏感，制造方便。同时也有利于降低分频器的功耗。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种分频器，其特征在于，包括相互通讯连接的分频模式控制器、分频链路以及占空比控制器；

所述分频模式控制器用于根据所接收的分频比控制字信号输出分频链路控制信号至所述分频链路，以控制所述分频链路根据所接收的待分频信号输出分频信号和同步修正信号；

其中，所述分频模式控制器还用于根据所接收的所述分频信号更新所述分频链路控制信号；

所述占空比控制器用于根据所接收的所述同步修正信号对所接收的所述分频信号进行同步修正，以输出修正分频信号；

其中，所述同步修正信号包括第一修正信号和第二修正信号；所述第一修正信号的下降沿与所述待分频信号的上升沿对齐，所述第二修正信号的下降沿与所述待分频信号的下降沿对齐；所述第二修正信号的下降沿超前所述第一修正信号的下降沿0.5个所述待分频信号的时钟周期；

分频比为奇数时，所述修正分频信号的上升沿与所述第二修正信号的下降沿对齐，所述修正分频信号的下降沿与所述第一修正信号的下降沿对齐；分频比为偶数时，所述修正分频信号的上升沿和下降沿均与所述第二修正信号的下降沿对齐。

2.根据权利要求1所述的分频器，其特征在于，所述分频链路由多个分频单元级联组成，所述分频链路控制信号包括使能信号以及分频比控制信号；

其中，所述使能信号连接至各级分频单元的使能端，用于确定所述分频链路中分频单元的实际有效级；所述分频比控制信号连接至各级分频单元的控制端，用于确定所述各级分频单元的工作状态。

3.根据权利要求2所述的分频器，其特征在于，所述分频比控制信号跟随所述分频信号的高低电平变化而更新。

4.根据权利要求2所述的分频器，其特征在于，所述分频单元为2/3分频单元。

5.根据权利要求4所述的分频器，其特征在于，所述分频链路包括n个2/3分频单元，则所述分频器的分频比为大于等于4且小于等于2ⁿ⁺¹-1的正整数；

其中，n的取值范围为大于等于2的正整数。

6.根据权利要求4所述的分频器，其特征在于，对于所述分频链路中的任意一级2/3分频单元；

所述使能信号等于0时，该所述2/3分频单元的输出频率与输入频率相同；

所述使能信号等于1时，该所述2/3分频单元工作在2分频或3分频状态，其中，所述分频比控制信号等于1时，该所述2/3分频单元工作在3分频状态，所述分频比控制信号等于0时，该所述2/3分频单元工作在2分频状态。

7.根据权利要求5所述的分频器，其特征在于，所述分频比为偶数时，所述分频链路输出的分频信号的占空比为50％；

所述分频比为奇数时，所述分频链路输出的分频信号的高电平时长比低电平时长多一个所述待分频信号的时钟周期。

8.根据权利要求7所述的分频器，其特征在于，第i级2/3分频单元是所述分频链路中的最后一级有效的2/3分频单元；

所述分频比为偶数或者不等于2ⁱ⁺¹-1的奇数时，所述第i级2/3分频单元工作在2分频状态；

所述分频比为2ⁱ⁺¹-1时，所述第i级2/3分频单元工作在3分频状态；

其中，i的取值范围为大于等于2且小于等于n的正整数。

9.根据权利要求8所述的分频器，其特征在于，对于所述第i级2/3分频单元；

所述分频比为2ⁱ⁺¹-1时，当所述分频信号为高电平时，该2/3分频单元之前的所述分频链路的分频比持续2个该所述2/3分频单元的输入时钟周期；

当所述分频信号为低电平时，该2/3分频单元之前的所述分频链路的分频比持续1个该所述2/3分频单元的输入时钟周期。

10.根据权利要求1至9中任意一项所述的分频器，所述分频模式控制器、所述分频链路以及所述占空比控制器均由数字逻辑电路组成。

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