CN101006645A - 分频器 - Google Patents

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Abstract

一种提供奇数分频因数的分频器，包括提供偶数分频因数的二进制计数器(10)，所述偶数分频因数是小于奇数分频因数的第一偶数，二进制计数器具有时钟输入端用于接收具有频率的周期性时钟信号(Ck)。电路还包括与所述二进制计数器相连的计数结束电路(20)，用于产生在时钟信号(Ck)的每一个偶数周期后出现的时钟(Ck)周期的计数结束信号(EOC)，计数结束信号(EOC)输入到计数器(10)的输入端(IN)。电路还包括与二进制计数器和时钟信号(Ck)相连的输出发生器(30)，输出发生器(30)产生输出信号(OUT)，输出信号(OUT)的频率与奇数分频因数对频率信号(Ck)分频后的频率实际上相等。

Description

分频器
技术领域
本发明涉及分频器。
背景技术
分频器广泛分布在数字设备中，用于对输入时钟信号进行分频，并提供具有分频后的时钟频率的输出信号。输出信号的频率与输入信号(例如时钟信号)的频率之间的比率被称作分频因数。通常，分频因数由整数来表示。
分频器是相对简单的状态机，并且能够以各种方式实现。一种可能的方式是使用计数器。在这种情况下，分频器的设计简化为特殊计数器的设计。存在多种已知的用于设计计数器的技术，例如‘DouglasLewin，“Design of Logic Systems”，Van Nostrand Reinhold(UK)Co.Ltd.，1985，段落6.3中所述。通常，具有分频因数为N的分频器是具有N个状态的状态机，而且广泛使用的实施方式中所采用的是触发器。用于实现具有N个状态的计数器的触发器的最小数目是满足如下关系的最小整数m：N≤2m。例如，可以使用至少3个触发器来实现具有分频因数在5和8之间的分频器。在触发器的输出端，可以获得分频后的频率。当需要较大的分频因数时，优选地级联若干计数器，其中每一个计数器都提供分频因数。例如，考虑所需的分频因数为256的情况。可以写成256＝16*16，并且可以通过级联第一和第二计数器来实现分频，其中每一个计数器所具有的分频因数都是16。第一计数器接收时钟信号并对其进行16分频，然后产生计数结束(EOC，End of Count)信号，并将该信号输入到第二计数器的时钟输入端。EOC信号指示第一计数器已经完成了16分频。实现EOC信号的电路通常是组合逻辑电路，其复杂性取决于计数器的具体实施方式。当然，希望以尽可能简单的电路来实现。
在通信电路中，分频器用于例如预定标器中，所述预定标器用于对本地振荡器进行分频。优选地，分频后的信号的占空比应当是50％。具有周期为T的周期性二进制信号由连续的高电平和低电平组成，其中该信号的每一个周期中都包括高电平和之后的低电平。假定在一个周期中信号位于高电平的时间为tup，那么占空比为tup/T并用百分数表示。
通常，具有奇数分频因数的分频器的输出信号的占空比不会是50％。
然而，US4,348,640描述了一种3分频的时钟分频器，其输出信号的占空比为50％。该分频器被设计为包括JK触发器的状态机。使用3/2分频电路的信号作为2分频触发器的时钟信号，可以得到对称3分频电路。3/2分频电路包括一对JK触发器和逻辑门，它接收频率为F的时钟脉冲并产生多个交错的信号流，这些信号流具有频率为F/3且占空比实际为33％的非对称脉冲。根据这些流中的两个来选通输入时钟脉冲，从而在一个流的周期中的工作部分的第二部分期间提供输出脉冲，并且在另一个流的周期中的工作部分的第二部分期间提供另一个输出脉冲，从而提供了频率为2*F/3的输出信号，作为2分频触发器的时钟信号。可以观察到，使用3个触发器实现了具有3个状态的状态机，即3分频电路。此外，电路的组合部分相对复杂，并且不存在用于设计具有奇数分频因数的其它分频器的指示。
发明内容
本发明的目的是提供改进的分频器。
本发明的目的通过一种提供奇数分频因数的分频器而得以实现，所述分频器包括：
-二进制计数器，提供由所述奇数分频因数减一而得到的偶数分频因数，所述二进制计数器具有时钟输入端，用于接收具有频率的周期性时钟信号；
-计数结束电路，与所述二进制计数器相连，并产生在所述时钟信号的每一个所述偶数周期后出现的时钟周期的计数结束信号，所述计数结束信号输入到所述计数器的输入端；以及
-输出发生器，与所述二进制计数器和所述时钟信号相连，所述输出发生器产生输出信号，所述输出信号的频率与所述奇数分频因数对频率信号分频后的频率实际上相等。
因此，对于3分频电路来说，仅需要一个触发器，即一个用于2分频计数器的触发器。计数结束电路产生时钟周期的输出信号，因而它可以使用触发器或例如多路复用器的组合电路来实现。当使用触发器来实现计数结束电路时，3分频电路所需的触发器的总个数是2，即仍小于现有技术的电路中所使用的触发器的个数。此外，能够将上述设计方法扩展到具有任意的奇数分频因数的分频器。
优选地，计数结束电路包括与门，用于接收二进制计数器所产生的两个最高有效位，并提供用于改变一个时钟周期内的触发器状态的信号。使用触发器实现的任意二进制计数器包括一连串的触发器。触发器输出端所得到的信号具有分频因数分频后的频率。这个触发器被称为最高有效触发器。最高有效触发器的输出和一连串触发器中在先触发器(与最高有效触发器相连)的输出被称为本申请中的最高有效输出。
在本发明的实施例中，所述二进制计数器是格雷码计数器(GRAYcounter)。格雷码计数器具有使用格雷码进行编码的状态，因而具有如下性质：当从一个状态变为下一个状态时，仅有一比特发生改变。这个性质在设计相对较高频率的分频器时很有用，即在较高频率的分频器中当计数器从一个状态变为下一个状态时，可能出现假信号。
优选地，所述二进制计数器包括D触发器，这是因为在例如CMOS的特定技术中，D触发器相对容易实现且占据集成电路的面积相对较小。
附图说明
根据下文参考附图对本发明的典型实施例进行描述，本发明的上述和其它特征与优点将会变得明显，其中：
图1示出了根据本发明实施例的分频器的框图；
图2示出了根据本发明的输出发生器的实施例；
图3示出了根据本发明的计数结束电路的实施例；
图4示出了根据本发明实施例的5分频电路的实施方式；
图5a和5b示出了根据本发明实施例的5分频电路中的信号波形；
图6示出了根据本发明实施例的7分频电路的实施方式；以及
图7示出了根据本发明实施例的7分频电路中的信号波形。
具体实施方式
图1示出了根据本发明实施例的分频器的框图。提供奇数分频因数的分频器包括提供偶数分频因数的二进制计数器10。这个偶数分频因数由所述奇数分频因数减一而得到。所述二进制计数器具有时钟输入端，用于接收具有频率的周期性时钟信号Ck。所述分频器还包括与所述二进制计数器相连的计数结束电路20，计数结束电路20在时钟信号Ck的每一个偶数周期后都产生时钟Ck周期的计数结束信号EOC。将计数结束信号EOC输入到计数器10的输入端IN。所述分频器还包括与二进制计数器和时钟信号Ck相连的输出发生器30，输出发生器30产生输出信号OUT，该信号的频率与奇数分频因数对频率信号Ck进行分频后的频率实际上相等。
因此，对于3分频电路来说，仅需要一个触发器，即一个用于2分频计数器的触发器。计数结束电路产生时钟周期的输出信号，因而它可以使用触发器或例如多路复用器的组合电路来实现。当使用触发器来实现计数结束电路时，3分频电路所需的触发器的总个数是2，即仍小于现有技术的电路中所使用的触发器的个数。此外，能够将上述设计方法扩展到具有任意的奇数分频因数的分频器，这一点将在本申请的下文的描述中变得明显。
图2示出了根据本发明的输出发生器30的实施例。它仅包括组合电路，例如2输入端与门31，与2输入端或门32相连。与门31接收时钟信号Ck和计数器所产生的最高有效输出信号Q1。或门接收所述计数器的在先计数器输出端Q2所产生的信号。
图3示出了根据本发明的计数结束电路的实施例。优选地，计数结束电路20包括与门21，用于接收二进制计数器10所产生的两个最高有效位Q1、Q2，并提供用于改变一个时钟周期内的触发器状态的信号。使用触发器实现的任意二进制计数器包括一连串的触发器。触发器输出端所得到的信号具有分频因数分频后的频率。这个触发器被称为最高有效触发器。最高有效触发器的输出和一连串触发器中在先触发器(与最高有效触发器相连)的输出被称为本申请中的最高有效输出。
应当看出，通常还可以使用其它类型的钟控存储器元件(例如ROM、RAM)、多路复用器和不同的技术(例如MOS、双极、BiCOMS等)来实现计数器。
图4示出了根据本发明实施例的5分频电路的实施方式。该电路包括格雷码计数器，所述格雷码计数器包括最高有效触发器DFF1和触发器DFF2并实现了4分频计数器。这些触发器的输出反馈到使用与触发器DFF3相连的与门而实现的计数结束电路。计数结束电路产生EOC信号，并将EOC信号输入计数器。输出发生器包括与图3中所示的或门相连的与门。图5a和5b示出了5分频电路的信号波形。
容易看出，输出信号OUT的占空比为50％。
图6示出了根据本发明实施例的7分频电路的实施方式。触发器DFF1、DFF2和DFF3实现了6分频电路，其中DFF1作为最高有效触发器。DFF4和与其相连的与门实现了计数结束电路。其余的组件与5分频电路的实施方式中的组件相同。
可以看出，输出信号具有逻辑等式Ck*Q1+Q2。还可以看出，计数结束电路的实施方式不取决于计数器的分频因数。因此，可以推导出一种用于设计奇数分频电路的通用设计方法。假定分频因数为X＝y+1，其中X是奇数。所述方法应当包括步骤：
-设计并实现y分频计数器；
-将该计数器与图3所示的计数结束电路相连；
-将该计数器与对应于等式Ck*Q1+Q2的输出发生电路相连。
要注意的是，本发明的保护范围不限于这里所描述的实施例。本发明的保护范围也不受到权利要求中的参考数字的限制。元件之前的字“包括”不排除除了权利要求中所提到的之外的其它部分。元件之前的字“一”不排除多个该元件。可以以专用硬件或可编程处理器的形式来实现构成本发明的装置。本发明在于每一个新特征或特征的组合。

Claims (7)

1.一种提供奇数分频因数的分频器，包括：
二进制计数器(10)，用于提供偶数分频因数，所述偶数分频因数由所述奇数分频因数减一而得到，所述二进制计数器具有时钟输入端，用于接收具有频率的周期性时钟信号(Ck)；
计数结束电路(20)，与所述二进制计数器相连，用于产生在所述时钟信号(Ck)的每一个所述偶数周期后出现的时钟(Ck)周期的计数结束信号(EOC)，所述计数结束信号(EOC)输入到所述计数器(10)的输入端(IN)；以及
输出发生器(30)，与所述二进制计数器和所述时钟信号(Ck)相连，所述输出发生器(30)产生输出信号(OUT)，其中所述输出信号的频率与按照所述奇数分频因数对频率信号(Ck)分频后的频率实际上相等。
2.根据权利要求1所述的分频器，其中所述输出发生器(30)是组合逻辑电路。
3.根据上述任意一项权利要求所述的分频器电路，其中所述计数结束电路(20)包括与门，用于接收由所述二进制计数器(10)产生的两个最高有效位(Q1、Q2)，并提供用于改变一个时钟周期内的触发器状态的信号。
4.根据权利要求3所述的分频器电路，其中所述触发器是D触发器。
5.根据上述任意一项权利要求所述的分频器，其中所述二进制计数器(10)是格雷码计数器。
6.根据上述任意一项权利要求所述的分频器电路，其中所述二进制计数器(10)包括D触发器。
7.根据权利要求5或6所述的分频器，其中由所述输出发生器(30)产生的所述输出信号(OUT)所具有的占空比实质上为50％。
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