CN100568735C

CN100568735C - 分频器

Info

Publication number: CN100568735C
Application number: CNB200710161515XA
Authority: CN
Inventors: 刘先佑
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2007-09-24
Filing date: 2007-09-24
Publication date: 2009-12-09
Anticipated expiration: 2027-09-24
Also published as: CN101127522A

Abstract

一种分频器。二触发器组分别由输入时脉及反相输入时脉触发，再由分频选择器选择触发器组其中之一输出作为分频输出信号。二闩锁器接收分频信号输出并分别由输入时脉及反相输入时脉触发，再由一模数选择器选择二闩锁器其中之一输出。模数逻辑门电路接收模数选择器的输出作为输入信号，接收模数控制信号作为另一输入信号，根据模数控制信号决定进行N或(N+0.5)分频。分频逻辑门电路接收模数逻辑门电路的输出及反相分频输出信号，二触发器组接收分频逻辑门电路的输出，分频器在(N+0.5)分频模式下，于分频输出信号的每一周期内抑制输入时脉的半个周期，以产生0.5分频效果。本发明可进行整数N或非整数(N+0.5)分频，还可动态设定、改变分频的各种N值。

Description

分频器

技术领域

本发明有关一种分频器(frequency divider)，特别是一种适用于锁相环路中的双模(dual-modulus)N/(N+0.5)分频器。

背景技术

锁相环路(phase locked loop，PLL)普遍使用于现代的集成电路或系统中，例如于通讯系统中用以同步接收器的时脉。图1显示锁相环路的方块图。分频器(frequency divider)10将压控振荡器(VCO)12的输出频率予以分频(或降频)。经分频后的信号与一参考频率信号14共同反馈至鉴相器(phasedetector)16作相位差的检测。经相检测后的信号通过一环路滤波器(loop filter)18将噪声予以滤除后，反馈至压控振荡器12控制其频率输出。

上述的分频器10于锁相环路中形成一负反馈，用以将压控振荡器(VCO)12锁定于特定频率。在现今的通讯系统中，分频器10还需要具有锁定多种频率的功能，且能够切换于这些频率之间，使得锁相环路可作为一种频率合成器(frequencysynthesizer)使用。图2显示一传统双模(dual-modulus)N/(N+1)分频器，其可将频率除以N或N+1；其中，N为整数，因此这一类分频器又称为整数(integer divider)分频器。图示为2/3分频器，左边的触发器20产生除2频率输出，而右边触发器22则产生除3频率输出。

图3显示传统锁相环路中所使用的双模(dual-modulus)N/(N+1)分频器，其包括双模分频电路30、可编程计数器32及吞计数器(swallow counter)34。假设可编程计数器32的计数值为P，吞计数器34的计数值为S。其中，吞计数器34会于计数了S个(N+1)分频周期后，恢复为N分频，由可编程计数器32持续再计数(P-S)个分频周期。因此，可编程计数器32及吞计数器34完成一整个计数周期当中，输入时脉CK的总共脉波数目为：

(N+1)×S+N×(P-S)＝P×N+S...(1)

对于现今复杂的通讯系统，例如无线通讯系统，前述的整数分频器已经不敷使用。例如，当信道间隔(channel spacing)为200kHz时(例如GSM系统)，此意味着参考频率14(图1)不能大于200kHz；通常，为了系统稳定着想，环路滤波器18(图1)的频宽不能超过参考频率14的十分之一。然而，从另一方面来看，环路滤波器18的频宽需要尽可能的大，才能达到锁相环路较快的锁定。再者，如果环路滤波器18的频宽较大，则可以减少压控振荡器(VCO)12的噪声。

根据上述的各种限定条件，于是有人提出一些非整数(fractional)分频器。例如，图4A显示美国专利第5729179号揭露的分频器，其使用了计数器电路(COUNTER CIRCUIT)及符合电路(COINCIDENCE CIRCUIT)两种电路，因而造成电路结构复杂、高成本及需占用较大的电路面积。图4B例示另一传统分频器，揭露于美国专利申请案公开第2007/0147571号，其使用电平触发(level triggered)的四个闩锁器(latch)以构成1/1.5分频器；由于经1/1.5分频器所分频后的输出频率并未得到实质的降低，因此串接在其之后的(整数)分频器仍必须使用高频分频器。

鉴于上述发明背景，亟需提出一种双模(dual-modulus)N/(N+0.5)分频器，可用以进行整数N分频，也可以进行非整数(N+0.5)分频。再者，为因应现今复杂的通讯系统，也需提出一种可编程(programmable)N/(N+0.5)分频器，可以动态设定、改变分频的各种N值。

发明内容

本发明提出一种分频器，可用以进行整数N分频，或者非整数(N+0.5)分频。另外，本发明还提出一种可编程分频器，可以动态设定、改变分频的各种N值。

根据本发明实施例，本发明提出一种分频器，用以进行N/(N+0.5)分频。二组触发器组分别由输入时脉及反相输入时脉所触发，再由分频选择器选择触发器组的其中之一输出作为分频输出信号。二闩锁器(latch)接收该分频输出信号，并分别由输入时脉及反相输入时脉所触发，再由一模数选择器选择二闩锁器的其中之一输出。模数逻辑门电路接收该模数选择器的输出作为一输入信号，接收一模数控制信号作为另一输入信号，并根据该模数控制信号决定进行N分频或者(N+0.5)分频，其中N为正整数。分频逻辑门电路接收模数逻辑门电路的输出以及反相分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出，其中，该分频器在(N+0.5)分频模式下，于该分频输出信号的每一周期内抑制输入时脉的半个周期，借此用以产生0.5分频效果。

本发明另提供一种分频器，包括：二触发器组，分别由输入时脉及反相输入时脉所触发，每一该触发器组包括一个或多个串联的触发器；一分频选择器，其选择该二触发器组的输出的其中之一作为分频输出信号；二闩锁器，接收该分频输出信号，并分别由该输入时脉及该反相输入时脉所触发；一模数选择器，其选择该二闩锁器输出的其中之一；一模数逻辑门电路，其接收该模数选择器的输出作为一输入信号；一分频逻辑门电路，其接收该模数逻辑门电路的输出以及反相的该分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出；至少一分频电路，串接于该分频输出信号之后；及一逻辑门电路，该分频电路的输出连接至该逻辑门电路的输入，并且一模数控制信号连接至该逻辑门电路的另一输入，当该分频电路的输出达到一特定输出时，该模数控制信号即可通过该逻辑门电路作为另一输入信号而输入至该模数逻辑门电路，其中，该模数逻辑门电路根据该模数控制信号决定该分频输出信号进行N分频模式或者(N+0.5)分频模式，其中N为正整数，该分频器在(N+0.5)分频模式下，于该分频输出信号的每一周期内抑制该输入时脉的半个周期，借此用以产生0.5分频效果。

本发明另提供一种分频器，包括：二触发器组，分别由输入时脉及反相输入时脉所触发，每一该触发器组包括一个或多个串联的触发器；一分频选择器，其选择该二触发器组的输出的其中之一作为分频输出信号；二闩锁器，接收该分频输出信号，并分别由该输入时脉及该反相输入时脉所触发；一模数选择器，其选择该二闩锁器输出的其中之一；一模数逻辑门电路，其接收该模数选择器的输出信号作为一输入信号，并接收一模数控制信号作为另一输入信号，并根据该模数控制信号决定该分频输出信号进行N分频模式或者(N+0.5)分频模式，其中N为正整数；一分频逻辑门电路，其接收该模数逻辑门电路的输出以及反相的该分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出信号；及多个可编程选择器，用以间接串联该多个触发器，使得各该触发器组中，第(n-2)个可编程选择器接收第(n-1)个触发器的输出，以及接收第(n-2)个触发器的输出，再将该第(n-2)个可编程选择器的输出Y连接至第(n-1)个触发器的输入端，其中，n为正整数，其中，该分频器在(N+0.5)分频模式下，于该分频输出信号的每一周期内抑制该输入时脉的半个周期，借此用以产生0.5分频效果。

本发明所述的分频器，可用以进行整数N或非整数(N+0.5)分频，还可动态设定、改变分频的各种N值。

附图说明

图1显示锁相环路的方块图。

图2显示一传统双模(dual-modulus)2/3分频器。

图3显示传统锁相环路中所使用的双模N/(N+1)分频器。

图4A、图4B显示传统非整数(fractional)分频器。

图5显示本发明实施例的双模N/(N+0.5)分频器。

图6A显示本发明实施例的2/2.5分频器。

图6B显示图6A中各信号的波形。

图7A显示本发明实施例的4/4.5分频器。

图7B显示图7A中各信号的波形。

图8显示本发明另一实施例的8/8.5分频器。

图9显示根据本发明实施例的可编程(programmable)双模N/(N+0.5)分频器。

具体实施方式

图5显示本发明实施例的双模(dual-modulus)分频器，其可适用(但不限定)于锁相环路(PLL)中用以进行整数N分频，或者非整数(N+0.5)分频，合称为N/(N+0.5)分频。

图5所示的分频器主要包括分频电路50及切换控制电路52。分频电路50包括有二触发器组——第一触发器组501A、第二触发器组501B(在本实施例中使用D型触发器)；每一触发器组501A、501B又包括一个或多个串联的触发器(D flip flop，DFF)(如图式中的k个串联触发器)。在本实施例中，此k个串联的触发器是“直接”串联，意即，前后相邻的触发器由导线直接电性耦合，且前一触发器的输出端Q直接耦合至后一触发器的输入端D。

触发器组501B由输入时脉CK触发，而触发器组501A则由反相输入时脉CKb触发。在本实施例中，触发器组501A、501B的触发为边沿触发(edge triggering)。由于触发器组501B、501A分别由输入时脉CK、反相输入时脉CKb来触发，因此，本实施例的分频器可在输入时脉CK的上升沿(rising edge)及下降沿(falling edge)均被触发，借此分频分辨率(resolution)可以达到0.5个输入信号周期。

触发器组501A、501B的最后输出Q分别连接至一分频选择器503的第一输入端“1”及第二输入端“0”。在本实施例中，当分频选择器503的选择信号为“1”时，触发器组501A的输出被选择作为分频输出信号CK_out，否则，触发器组501B的输出被选择作为分频输出信号CK_out。在本实施例中，分频选择器503以多工器(Mux或multiplexer)来实施。

本实施例的N/(N+0.5)分频，其中的N可以是奇数，也可以是偶数；奇或偶数由奇偶选择器505来决定——当选择信号SEL为“0”时，则输入时脉CK被选择用以控制分频选择器503，此时所产生的N/(N+0.5)分频，其中N即为偶数(N＝2，4，6，...)；当选择信号SEL为“1”时，则反相输入时脉CKb被选择用以控制分频选择器503，此时所产生的N/(N+0.5)分频，其中N即为奇数(N＝1，3，5，...)。在本实施例中，奇偶选择器505可以使用多工器来实施。上述触发器组的触发器数目k以及奇偶选择器505的选择信号SEL具有底下的关系：

N/(N+0.5)＝(2×k-1×SEL)/(2×k-1×SEL+0.5)...(2)

例如，若选择信号SEL为“0”，且触发器组的触发器数目k为2，则分频器进行4/4.5分频。

分频输出信号CK_out究竟是进行N分频或者(N+0.5)分频，由切换控制电路52根据模数(modulus)控制信号MOD来决定的。切换控制电路52包括二闩锁器(latch)521A、521B(在本实施例是以D型闩锁器来实施)，其分别由反相输入时脉CKb及输入时脉CK来触发。在本实施例中，闩锁器(latch)521A、521B的触发为电平触发(level triggering)。闩锁器521A、521B的输出Q分别连接至一模数选择器523的第一输入端“1”及第二输入端“0”；在本实施例中，当模数选择器523的选择信号为“1”时，闩锁器521A的输出被选择作为输出，用以控制分频输出信号CK_out的周期大小，否则，闩锁器521B的输出被选择作为输出。在本实施例中，模数选择器523可以使用多工器来实施。

模数选择器523的输出与模数控制信号MOD反馈至一模数逻辑门电路525(在本实施例中为一与非(NAND)门)。当模数控制信号MOD为“1”时，即是进行(N+0.5)分频；否则即进行N分频。

前述分频电路50还包括一分频逻辑门电路507(在本实施例中为一与(AND)门)，其接收切换控制电路52的模数逻辑门电路525输出以及反相的分频输出信号CK_outb；分频逻辑门电路507的输出用以在(N+0.5)分频模式下，于分频输出信号CK_out的每一周期内抑制(或者吞下(swallow))输入时脉CK的半个周期(如图6B的标号5)，借此用以产生0.5分频效果。

图6A显示本发明实施例的2/2.5分频器，其为图5分频器的触发器数目k为1，且选择信号SEL为“0”(意即，N为偶数2)，以及模数控制信号MOD为“1”的特例，图式中的奇偶选择器505予以省略。与图5相对应的电路或元件，则使用相同标号，其功能不再赘述。图6B显示图6A中各信号的波形。

图6B中贯穿各信号的虚线代表分频输出信号CK_out的周期，其对应至输入时脉CK的2.5个周期。触发器组501B由输入时脉CK触发，产生输出信号D1B；触发器组501A则由反相输入时脉CKb触发，产生输出信号D1A。如前所述，当分频选择器503的选择信号为“1”时，触发器组501A的输出D1A被选择作为分频输出信号CK_out，否则，触发器组501B的输出D1B被选择作为分频输出信号CK_out。整体上产生的效果为：分频选择器503依序于分频输出信号CK_out的各周期交替地(alternately)输出D1A(1，图6B)与D1B(2，图6B)。

如前所述，闩锁器521A、521B分别由反相输入时脉CKb及输入时脉CK来触发，其输出DSA、DSB分别连接至模数选择器523的第一输入端“1”及第二输入端“0”；当模数选择器523的选择信号为“1”时，闩锁器521A的输出信号DSA被选择作为输出，否则，闩锁器521B的输出信号DSB被选择作为输出。与前述信号D1A、D1B类似的情形，模数选择器523依序于分频输出信号CK_out的各周期交替地(alternately)输出DSA(3，图6B)与DSB(4，图6B)。

模数逻辑门电路525的输出DS_outb以及反相的分频输出信号CK_outb反馈至分频逻辑门电路507，其输出Dff_in于分频输出信号CK_out的每一周期的最后抑制(或吞下)输入时脉CK的半个周期(5，图6B)，借此用以产生0.5分频效果。

图7A显示本发明实施例的4/4.5分频器，其为图5分频器的触发器数目k为2，且选择信号SEL为“0”(意即，N为偶数4)，以及模数控制信号MOD为“1”的特例，图式中的奇偶选择器505予以省略。与图5相对应的电路或元件，则使用相同标号，其功能不再赘述。图7B显示图7A中各信号的波形。

图7A、图7B与图6A、图6B的操作类似，不同的是，分频输出信号CK_out的每个周期对应至输入时脉CK的4.5个周期。另外，图7A的4/4.5分频器，其触发器组501A、501B各包括二个串联的触发器。由于较图6A的2/2.5分频器分别多使用了一个触发器，使得触发器组501A的输出(D1A、D2A)产生一延迟(如图7B中的箭号所示，其长度相当于一个输入时脉CK周期)，触发器组501A的输出(D1B、D2B)也产生一延迟。借此，分频输出信号CK_out总共产生了二个延迟时间，如图7B中的箭号所示。

图8显示本发明另一实施例的8/8.5分频器，与图5相对应的电路或元件则使用相同标号，其功能不再赘述。鉴于图5分频器中的触发器组501A、501B需使用多个串联触发器，特别是当N/(N+0.5)分频中的N数目较大时，很可能造成输入时脉CK、反相输入时脉CKb的触发驱动能力不够。为了解决此问题，其中一种方法就是使用数目较少的串联触发器，再串联一般低速的分频电路，即可得到所需的N/(N+0.5)分频器。如图8的例示，其触发器组501A、501B分别仅使用一个触发器，因此其分频选择器503产生2/2.5的分频；接着，再于分频选择器503的分频输出信号CK_out后面串联二级的一般低速分频电路801A、801B(在本实施例中使用D型触发器)，其本身具有4的分频，因而最后可得到8/8.5的分频。上述的“低速”指分频电路801A、801B的触发频率远低于触发器组501A、501B的触发频率，借此，可以使用成本低且容易设计的一般低速分频电路801A、801B来达到分频目的。本实施例虽使用触发器数目为1的触发器组501A、501B来构成2/2.5分频器，然而，也可以使用触发器数目大于1的触发器组来构成其他N值的N/(N+0.5)分频器。另外，本实施例虽使用二个串联的分频电路801A、801B以得到4的分频，然而也可以使用小于或大于二个分频电路来得到其他的分频值。甚至，分频电路801A、801B之间的连接不一定需要采用如同图所示的同步触发(意即，分频电路801A、801B的触发端C同时连接至CK_out)，而可以采用非同步方式。

分频电路801A输出Q、分频电路801B的反相输出Q分别接至一逻辑门电路82当中的第一与(AND)门821；该第一与门821的输出连接至第二与门823的其中一输入端。当分频电路801A、801B的输出Q形成一特定的结果(例如，均为“1”)时，则模数控制信号MOD即可通过第二与门823，而反馈至模数逻辑门电路525。

图9显示根据本发明实施例的可编程(programmable)双模(dual-modulus)N/(N+0.5)分频器，其不但可以(如图5)选择整数(integer)分频或非整数(fractional)分频，还可以动态设定、改变N/(N+0.5)分频的各种N值。与图5相对应的电路或元件则使用相同标号，其功能不再赘述。与图5不同的是，图9触发器组501A、501B的多个触发器并非直接串联，而是通过使用多个可编程选择器901A、901B来予以间接串联的。例如，于触发器组501A中，第(n-1)个可编程选择器901A接收第n个触发器的输出Q以及前(n-1)个串联触发器的最后输出(意即，第(n-1)个触发器的输出Q)；再将可编程选择器901A的输出Y连接至下一触发器的输入端D。一般来讲，第(n-2)个可编程选择器901A于输入端1接收第(n-2)个触发器的输出Q，以及于输入端0接收第(n-1)个触发器的输出Q，再将该第(n-2)个可编程选择器901A的输出Y连接至第n个触发器的输入端D。触发器组501B也是采同样的连接作法。每一个可编程选择器901A、901B的选择信号sel_1、sel_2...sel_(n-1)与奇偶选择器505的选择信号SEL、模数控制信号MOD、分频比率N/(N+0.5)之间的关系如下表所示：

分频比率	sel_1	sel_2	...	sel_(n-1)	SEL	MOD
分频比率	sel_1	sel_2	...	sel_(n-1)	SEL	MOD	1	1	1	1	1	0
1.5	1	1		1	1	1	1	1	1	1	1	0

2	0	1	1	0	0
2	0	1	1	0	0	2.5	0	1	1	0	1
...						2.5	0	1	1	0	1
...						N	0	0	0	1/0	0
N+0.5	0	0	0	1/0	1	N	0	0	0	1/0	0

其中，当N为奇数时，奇偶选择器505的选择信号SEL为“1”，反之为“0”；当选择整数(integer)N分频时，模数控制信号MOD为“0”，而当选择非整数(fractional)(N+0.5)分频时，模数控制信号MOD为“1”。

以上所述的本发明实施例，其分频分辨率(resolution)可以达到0.5个输入信号周期，因此，前述式(1)的输入时脉CK的总共脉波数目应修正为如下：

(N+0.5)×S+N×(P-S)＝P×N+0.5×S...(3)

使用此种分频器于非整数频率合成器(fractional-Nfrequency synthesizer)时，例如差异积分(sigma-delta)分数型频率合成器，其量化步距(quantization step)决定于最小分频分辨率。根据本发明实施例，最小分频分辨率可达到0.5，因此，相较于传统分辨率为1的分频器，本发明实施例的量化步距为传统的一半，因而使得量化噪声(quantization noise)功率也相对变小，可减少6dB的噪声。

另外，相较于传统非整数分频器(例如图4B的分频器)，本发明实施例(如图9所示)提供的N/(N+0.5)分频器，其不但可进行实质上相当的分频量N(意即，N大于1)，且还可以编程(programmable)该分频量N(意即，可随意控制改变N值)，使得分频的范围足够大且具选择控制弹性。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

10：分频器

12：压控振荡器(VCO)

14：参考频率信号

16：鉴相器

18：环路滤波器

20、22：触发器

30：双模分频电路

32：可编程计数器

34：吞计数器

50：分频电路

501A、501B：触发器组

503：分频选择器

505：奇偶选择器

507：分频逻辑门电路

52：切换控制电路

521A、521B：闩锁器

523：模数选择器

525：模数逻辑门电路

801A、801B：分频电路(触发器)

82：逻辑门电路

821：第一与(AND)门

823：第二与(AND)门

901A、901B：可编程选择器

Claims

1.一种分频器，其特征在于，包括：

二触发器组，分别由输入时脉及反相输入时脉所触发，每一该触发器组包括一个或多个串联的触发器；

一分频选择器，其选择该二触发器组的输出的其中之一作为分频输出信号；

二闩锁器，接收该分频输出信号，并分别由该输入时脉及该反相输入时脉所触发；一模数选择器，其选择该二闩锁器输出的其中之一；

一模数逻辑门电路，其接收该模数选择器的输出作为一输入信号，接收一模数控制信号作为另一输入信号，并根据该模数控制信号决定该分频输出信号进行N分频模式或者(N+0.5)分频模式，其中N为正整数；及

一分频逻辑门电路，其接收该模数逻辑门电路的输出以及反相的该分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出，

其中，该分频器在(N+0.5)分频模式下，于该分频输出信号的每一周期内抑制该输入时脉的半个周期，借此用以产生0.5分频效果。

2.根据权利要求1所述的分频器，其特征在于，还包括：

一奇偶选择器，其接收选择信号，并根据该选择信号选择该输入时脉及该反相输入时脉其中之一，以控制该分频选择器。

3.根据权利要求1所述的分频器，其特征在于，上述的二组触发器组包括一第一触发器组及一第二触发器组，其中该第一触发器组由该反相输入时脉所触发，而该第二触发器组由该输入时脉所触发。

4.根据权利要求2所述的分频器，其特征在于，当该触发器组的前后相邻的触发器由导线直接电性耦合，且前一触发器的输出端直接耦合至后一触发器的输入端时，上述各触发器组的触发器数目k以及奇偶选择器的选择信号SEL具有如下的关系：

N/(N+0.5)＝(2×k-1×SEL)/(2×k-1×SEL+0.5)

其中，当该选择信号SEL为“0”时，则该输入时脉被选择作为输出，用以控制该分频选择器，此时所产生的N/(N+0.5)分频，其中N即为偶数；当该选择信号SEL为“1”时，则该反相输入时脉被选择作为输出，用以控制分频选择器，此时所产生的N/(N+0.5)分频，其中N即为奇数。

5.根据权利要求1所述的分频器，其特征在于，上述的模数逻辑门电路包括一与非门。

6.根据权利要求1所述的分频器，其特征在于，上述的模数逻辑门电路还接收该模数选择器的输出。

7.根据权利要求1所述的分频器，其特征在于，上述各触发器组的触发器直接串联，使得前后相邻的该触发器由导线直接电性耦合，且前一触发器的输出端直接耦合至后一触发器的输入端。

8.一种分频器，其特征在于，包括：

二闩锁器，接收该分频输出信号，并分别由该输入时脉及该反相输入时脉所触发；

一模数选择器，其选择该二闩锁器输出的其中之一；

一模数逻辑门电路，其接收该模数选择器的输出作为一输入信号；

一分频逻辑门电路，其接收该模数逻辑门电路的输出以及反相的该分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出；

至少一分频电路，串接于该分频输出信号之后；及

一逻辑门电路，该分频电路的输出连接至该逻辑门电路的输入，并且一模数控制信号连接至该逻辑门电路的另一输入，当该分频电路的输出达到一特定输出时，该模数控制信号即可通过该逻辑门电路作为另一输入信号而输入至该模数逻辑门电路，

其中，该模数逻辑门电路根据该模数控制信号决定该分频输出信号进行N分频模式或者(N+0.5)分频模式，其中N为正整数，

该分频器在(N+0.5)分频模式下，于该分频输出信号的每一周期内抑制该输入时脉的半个周期，借此用以产生0.5分频效果。

9.根据权利要求8所述的分频器，其特征在于，上述的分频电路为一低速分频电路，其触发频率低于该触发器组的触发频率。

10.根据权利要求8所述的分频器，其特征在于，上述的分频电路包括一触发器。

11.根据权利要求8所述的分频器，其特征在于，上述的逻辑门电路包括：

一第一与门，其接收各该分频电路的输出；及

一第二与门，其接收该第一与门的输出及该模数控制信号。

12.根据权利要求8所述的分频器，其特征在于，还包括：

一奇偶选择器，其选择该输入时脉及该反相输入时脉其中之一，以控制该分频选择器。

13.根据权利要求8所述的分频器，其特征在于，上述的模数逻辑门电路还接收该模数选择器的输出。

14.一种分频器，其特征在于，包括：

一模数选择器，其选择该二闩锁器输出的其中之一；

一模数逻辑门电路，其接收该模数选择器的输出信号作为一输入信号，并接收一模数控制信号作为另一输入信号，并根据该模数控制信号决定该分频输出信号进行N分频模式或者(N+0.5)分频模式，其中N为正整数；

一分频逻辑门电路，其接收该模数逻辑门电路的输出以及反相的该分频输出信号，并且该二触发器组接收该分频逻辑门电路的输出信号；及

多个可编程选择器，用以间接串联该多个触发器，使得各该触发器组中，第(n-2)个可编程选择器接收第(n-1)个触发器的输出，以及接收第(n-2)个触发器的输出，再将该第(n-2)个可编程选择器的输出Y连接至第n个触发器的输入端，其中，n为正整数，

15.根据权利要求14所述的分频器，其特征在于，还包括：

16.根据权利要求15所述的分频器，其特征在于，上述每一该可编程选择器的选择信号sel_1、sel_2...sel_(n-1)与该奇偶选择器的选择信号SEL、该模数控制信号MOD及分频N/(N+0.5)之间的关系如下表所示：

N/(N+0.5) sel_1 sel_2 ... sel_(n-1) SEL MOD 1 1 1 1 1 0 1.5 1 1 1 1 1 2 0 1 1 0 0 2.5 0 1 1 0 1 ... N 0 0 0 1/0 0 N+0.5 0 0 0 1/0 1

其中，当N为奇数时，该奇偶选择器的选择信号SEL为“1”，反之为“0”；当模数控制信号MOD为“0”，则进行N分频，而当模数控制信号MOD为“1”时，进行(N+0.5)分频。

17.根据权利要求14所述的分频器，其特征在于，上述的模数逻辑门电路还接收该模数选择器的输出。