CN102035548B - 分频器 - Google Patents

Abstract

本发明提供了一种分频器，包括3个级联的D型触发器单元、内部复位电路、输出信号控制电路、控制信号译码电路、第二传统D型触发器、负沿CLK触发信号延迟电路以及输出电路，其通过一组3位两进制数字信号M输入控制信号，实现了从1到4范围内的任意一个0.5的整数倍数分频，能够满足射频电路高速、结构简单的需求，并且实现了高占空比。

Description

分频器

技术领域

本发明涉及无线收发电路技术领域，特别是涉及一种锁相环中的分频器。

背景技术

为了实现高质量的无线电通信，减少各种外界因素对传输信号的干扰，近代通信系统往往要求通信机具有大量的、可供用户选择和迅速更换的载频振荡信号，频率合成技术就是能够实现上述要求的一种电路技术，它适用于空间通信雷达测量、遥测遥控、卫星导航和数字通信等先进的电子系统中。目前应用最广泛的是基于锁相环的频率合成技术，它能够合成很高的频率，同时相位噪声也比较小，因此应用极为广泛，而高速、宽分频范围的可编程频率分频器设计一直是锁相环设计中的难点。在整数型频率合成器当中，可编程分频器虽然实现了频率合成器输出信号的可编程，但是它的工作速度限制了频率合成器输出信号的最高频率，其相位噪声也影响了频率合成器的带内相位噪声，因此通常需要通过小数分频来解决这一限制。

然而，在现有技术中，通常需要比较复杂的电路才能实现(如Sigma-deltamodulator实现小数分频)，采用这种办法实现的小数分频如果仅仅需要小数精度为0.5的小数分频，则会造成浪费很大的面积和资源的问题。

综上所述，可知先前技术的实现小数分频的可编程分频器存在由于电路复杂造成面积和资源的浪费的问题，因此，实有必要提出改进的技术手段，来解决此一问题。

发明内容

为克服上述现有技术存在的电压-电流转换器输出电压大的问题，本发明的主要目的在于提供一种分频器，其能够实现从1到4范围内的任意一个0.5的整数倍数分频，能够满足射频电路高速、结构简单的需求，并且实现高占空比，即，当M为奇数时,可以实现3/7的占空比，M为偶数时，可以达到50％的占空比。

为达上述及其它目的，本发明一种分频器，至少包括：

3个级联的D型触发器单元，前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端，每个D型触发器单元的反相输出端连接到各自的数据输入端，3位两进制数字信号控制端的最高位至最低位依次连接到该3个级联的D型触发器单元的设置端，该3个级联的D型触发器单元的负载端均与内部复位电路的输出端相连；

内部复位电路，其输入端连接于控制信号译码电路，用于在该3个级联的D型触发器单元的正相输出端输出均为低电平后的下一个时钟信号上升沿产生一装载许可信号；

输出信号控制电路，具有第四输入端、第五输入端以及第六输入端，用于产生一个比该装载许可信号延迟3个时钟信号的输出控制信号；

控制信号译码电路，连接于该3个级联的D型触发器单元的正相输出端与反相输出端以及该3位两进制数字信号控制端，用于产生译码信号输出至该内部复位电路的输入端与该输出信号控制电路的输入端；

第二传统D型触发器，其时钟信号输入端与该内部复位电路的输出端相连，数据输入端与一电源电压相连，其清零端与该输出信号控制电路的输出端相连，该第二传统D型触发器的正相输出端输出第一输出信号；

负沿CLK触发信号延迟电路，连接于该内部复位电路与该输出信号控制电路，用于在该装载许可信号与该输出控制信号的控制下，通过时钟信号负沿脉冲获得一个比第一输出信号延迟半个时钟信号的第二输出信号；以及

输出电路，接收该第一输出信号与该第二输出信号，用于将该第一输出信号与该第二输出信号相加后输出最终的输出信号。

进一步地，该分频器通过该3位两进制数字信号M输入分频数，将其输入频率除以(M+1)*0.5，以生成输出频率，其中，M大于等于1小于等于7。

该内部复位电路进一步还包括：第三传统D型触发器、第一两输入或非门、第三两输入与非门、第二两输入或非门、第四反相器、第五反相器以及第六反相器，其中，该第一两输入或非门的该第一输入端及该第二输入端分别与该控制信号译码电路的输出端相连，该第一两输入或非门输出端与该第三两输入与非门的一输入端相连，该第三两输入与非门的另一输入端与该第五反相器的输出端相连，该第三两输入与非门的输出端与该第二两输入或非门的一输入端相连，该第二两输入或非门的另一输入端与该第四反相器的输出端相连，该第四反相器的该第三输入端与该控制信号译码电路的输出端相连，该第二两输入或非门的输出端与该第三传统D型触发器的数据输入端相连，该第三传统D型触发器的正相输出端与该第五反相器的输入端相连；该第五反相器的输出端与该第六反相器的输入端相连，该第六反相器的输出端为该内部复位电路204的输出端，输出该装载许可信号至该第二传统D型触发器的时钟信号输入端。

该输出信号控制电路进一步包括：第四传统D型触发器、第三两输入或非门、第四两输入与非门、第四两输入或非门、第七反相器以及第八反相器，其中，该第三两输入或非门的第四输入端与第五输入端分别与该控制信号译码电路的两输出端相连，该第三两输入或非门的输出端与该第四两输入与非门的一输入端相连，该第四两输入与非门的另一输入端与该第七反相器的输出端相连，该第四两输入与非门的输出端与该第四两输入或非门的一输入端相连，该第四两输入或非门的该第六输入端与该控制信号译码电路的输出端相连，该第四两输入或非门的输出端与该第四传统D型触发器的数据输入端相连，该第四传统D型触发器的正相输出端与该第七反相器的输入端相连，该第七反相器的输出端与该第八反相器的输入端相连，该第八反相器的输出端为该输出信号控制电路的输出端，输出该输出控制信号。

该控制信号译码电路进一步包括6个两路选择器，其中第一两路选择器的控制端输入信号与该3位两进制数字信号控制端的最低位相连，输出端与该内部复位电路的该第一输入端相连，与该3位两进制数字信号控制端最低位相连的该D型触发器单元的正相输出端与反相输出端与该第一两路选择器的两输入端相连；第二两路选择器的控制端输入信号与该3位两进制数字信号控制端的次高位相连，输出端与该内部复位电路的该第二输入端相连，与该3位两进制数字信号控制端次高位相连的该D型触发器单元的正相输出端与反相输出端与该第二两路选择器的两输入端相连；第三两路选择器的控制端输入信号与该3位两进制数字信号控制端的最高位相连，输出端与该内部复位电路的第三输入端相连，与该3位两进制数字信号控制端最高位相连的该D型触发器单元的正相输出端与反相输出端与该第三两路选择器的两输入端相连；第四两路选择器的控制端输入信号与该3位两进制数字信号控制端的次高位相连，输出端与该输出信号控制电路的第四输入端相连，与该3位两进制数字信号控制端最低位相连的该D型触发器单元的正相输出端与反相输出端与该第四两路选择器的两输入端相连；第五两路选择器的控制端输入信号与该3位两进制数字信号控制端的最高位N相连，输出端与该输出信号控制电路的第五输入端相连，与该3位两进制数字信号控制端次高位相连的该D型触发器单元的正相输出端与反相输出端与该第五两路选择器的两输入端相连；第六两路选择器的控制端输入信号与地相连，输出端与该输出信号控制电路的第六输入端相连，与该3位两进制数字信号控制端最高位相连的该D型触发器单元的正相输出端与反相输出端与该第六两路选择器的两输入端相连。

该负沿CLK触发信号延迟电路进一步包括：第五传统D型触发器、第六传统D型触发器、第七传统D型触发器以及第十反相器，其中，时钟输入信号经由该第十反相器得到反相时钟输入信号，该反相时钟输入信号与该第五传统D型触发器以及该第六传统D型触发器的时钟信号输入端相连，该内部复位电路的输出端与该第五传统D型触发器的数据输入端相连，该输出信号控制电路的输出端与该第六传统D型触发器的数据输入端相连，该第五传统D型触发器的正相输出端与该第七传统D型触发器的时钟信号输入端相连，该第六传统D型触发器的正相输出端与该第七传统D型触发器的清零端相连，该第七传统D型触发器的数据输入端与电源电压相连，该第七传统D型触发器的正相输出端为该负沿CLK触发信号延迟电路的输出端，输出该第二输出信号。

该输出电路进一步包括包括第五两输入或非门与第九反相器，该第五两输入或非门的一输入端与该第二传统D型触发器的正相输出端相连，用于接收该第一输出信号，其另一输入端与该负沿CLK触发信号延迟电路的输出端相连，用于接收该第二输出信号，该第五两输入或非门的输出端与该第九反相器的输入端相连，该第九反相器的输出端该分频器的最终输出端。

该D型触发器单元进一步包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一传统D型触发器，其中，该D型触发器单元的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，该D型触发器单元的设置端连接至该第二反相器的输入端，该第二反相器的输出端与负载端分别连接至该第二两输入与非门的两个输入端，该第一两输入与非门的输出端连接至该第一反相器的输入端，该第二两输入与非门的输出端连接至该第三反相器的输入端，该第一反相器的输出端连接至该第一传统D型触发器的零位有效设置端，该第三反相器的输出端连接至所述第一传统D型触发器的零位有效置零端。

该第一传统D型触发器的数据控制端为该D型触发器单元的数据控制端，该第一传统D型触发器的时钟信号输入端为该D型触发器单元的时钟信号输入端，该第一传统D型触发器的正相输出端为该D型触发器单元的正相输出端，该第一传统D型触发器的反相输出端为该D型触发器单元的反相输出端。

与现有技术相比，本发明一种分频器通过采用3个级联的D型触发器单元、内部复位电路、输出信号控制电路及负沿CLK触发信号延迟电路以及一组3位两进制数字信号M输入控制信号，实现了从1到4范围内的任意一个0.5的整数倍数分频，能够满足射频电路高速、结构简单的需求，并且实现了高占空比，当M为奇数时,可以实现3/7的占空比，M为偶数时，可以达到50％的占空比。

附图说明

图1为本发明D型触发器单元电路结构示意图；

图2为本发明之D型触发器单元的状态转移表；

图3为本发明具有图1所示之D型触发器单元的分频器示意图；

图4为具有本发明所述D型触发器单元的分频器控制信号译码电路示意图；

图5为图3之分频器在选定分频数为M＝6(110)，分频数X＝3.5时的工作时序示意图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图1为本发明D型触发器单元电路结构示意图。如图1所示，本发明之D型触发器单元100包括：第一两输入与非门101、第二两输入与非门102、第一反相器103、第二反相器104、第三反向器105以及第一传统D型触发器106。

其中，第一传统D型触发器106的数据控制端107为本发明D型触发器单元100的数据控制端，第一传统D型触发器106的时钟信号输入端(CLK)108为本发明D型触发器单元100的时钟信号输入端，第一传统D型触发器106的正相输出端109为本发明D型触发器单元100的正相输出端，第一传统D型触发器106的反相输出端110为本发明D型触发器单元100的反相输出端。本发明D型触发器单元100的设置(SET)端111与负载(LOAD)端112分别连接至第一两输入与非门101的两个输入端，D型触发器单元100的设置(SET)端111连接至第二反相器104的输入端，第二反相器104的输出端与负载(LOAD)112分别连接至第二两输入与非门102的两个输入端；第一两输入与非门101的输出端连接至第一反相器103的输入端，第二两输入与非门102的输出端连接至第三反相器105的输入端，第一反相器103的输出端连接至第一传统D型触发器106的零位有效设置(SET0)端，第三反相器105的输出端连接至第一传统D型触发器106的零位有效置零(CLR)端。图2为本发明D型触发器单元100的状态转移真值表，通过图2可以看出本发明D型触发器单元100可避免传统D型触发器出现零位有效设置(SET0)端与零位有效置零端(CLR)同时出现状态“1”，导致输出端的输出不确定的问题，本发明D型触发器单元100较普通D型触发器多了两个控制端，使用本发明D型触发器单元100能用更少的器件实现较为复杂的电路，减少电路复杂程度和流片使用面积。

图3为本发明一种具有D型触发器单元100的分频器的示意图。本发明具有D型触发器单元100的分频器能够通过一组3位两进制数字信号M输入分频数，将其输入频率除以(M+1)*0.5，以生成输出频率，其中，M大于等于1小于等于7，它能够实现从1到4范围内的任意一个0.5的整数倍数分频的多位可编程、模块化的分频器。如图2所示，本发明具有D型触发器单元100的分频器200至少包括：3个级联的D型触发器单元100(图示为201、202以及203)、内部复位电路204、输出信号控制电路205、控制信号译码电路206(图3未示出)、第二传统D型触发器207、负沿CLK触发信号延迟电路208以及输出电路209。

其中，前一级D型触发器单元100的正相输出端连接至后一级D型触发器单元的时钟信号输入端(CLK)，即，D型触发器单元201的正相输出端连接至D型触发器单元202的时钟信号输入端(CLK)，D型触发器单元202的正相输出端连接至D型触发器单元203的时钟信号输入端(CLK)；每个D型触发器单元100的反相输出端连接到各自D型触发器单元100的数据输入端，即，D型触发器单元201的反相输出端连接至自己的数据输入端，依此类推；3位两进制数字信号控制端的最高位至最低位依次连接到3个D型触发器单元100的设置端，即，3位两进制数字信号控制端的最高位N<2>连接到D型触发器单元201的设置(SET)端，次高位N<1>连接至D型触发器单元202的设置(SET)端，最低位N<0>连接至D型触发器单元203的设置(SET)端；3个D型触发器单元100的负载(LOAD)端均与内部复位电路204的输出端相连。

内部复位电路204用于在所有D型触发器单元(201、202与203)的正相输出端均为“0”后的下一个时钟信号(CLK)上升沿产生装载许可信号Load1将分频数M装载，其至少包括：第三传统D型触发器211、第一两输入或非门212，第三两输入与非门213，第二两输入或非门214，第四反相器215，第五反相器216以及第六反相器217。其中，第一两输入或非门212的两输入端IN0(第一输入端)及IN1(第二输入端)分别与控制信号译码电路206的输出端相连；第一两输入或非门212的输出端与第三两输入与非门213的一输入端相连，第三两输入与非门213的另一输入端与第五反相器216的输出端相连；第三两输入与非门213的输出端与第二两输入或非门214的一输入端相连，第二两输入或非门214的另一输入端与第四反相器215的输出端相连，第四反相器215的输入端IN2(第三输入端)与控制信号译码电路206的输出端相连；第二两输入或非门214的输出端与第三传统D型触发器211的数据输入端相连；第三传统D型触发器211的正相输出端与第五反相器216的输入端相连，其清零端与信号RB相连；第五反相器216的输出端除与第三输入与非门213的一输入端相连外还与第六反相器217的输入端相连，第六反相器217的输出端为内部复位电路204的输出端Load1，输出装载许可信号Load1至第二传统D型触发器207的时钟信号输入端。

输出信号控制电路205，用于产生一个比输出端Load1延迟3个时钟信号(CLK)的输出控制信号，其包括：第四传统D型触发器218，第三两输入或非门219，第四两输入与非门220，第四两输入或非门221，第七反相器222以及第八反相器223。第三两输入或非门219的两输入端In3(第四输入端)、In4(第五输入端)分别与控制信号译码电路206的两输出端相连，第三两输入或非门219的输出端与第四两输入与非门220的一输入端相连；第四两输入与非门220的另一输入端与第七反相器222的输出端相连；第四两输入与非门220的输出端与第四两输入或非门221的一输入端相连，第四两输入或非门221的另一输入端In5(第六输入端)与制信号译码电路206的输出端相连；第四两输入或非门221的输出端与第四传统D型触发器218的数据输入端相连；第四传统D型触发器218的正相输出端与第七反相器222的输入端相连，清零端与信号RB相连；第七反相器222的输出端除与第四输入与非门220的一输入端相连外还与第八反相器223的输入端相连，第八反相器223的输出端为输出信号控制电路205的输出端Load2，输出输出控制信号Load2。

请一并参照图4，控制信号译码电路206包括6个两路选择器，其中第一两路选择器的两输入信号端与D型触发器单元203的正相输出端Q0与反相输出端Q0b相连，其控制端输入信号与3位两进制数字信号控制端的最低位N<0>相连，输出端与内部复位电路204的第一两输入或非门212的输入端In0相连；第二两路选择器的两输入信号端与D型触发器单元202的正相输出端Q1与反相输出端Q1b相连，其控制端输入信号与3位两进制数字信号控制端的次高位N<1>相连，输出端与内部复位电路204的第一两输入或非门212的输入端In1相连；第三两路选择器的两输入信号端与D型触发器单元201的正相输出端Q2与反相输出端Q2b相连，其控制端输入信号与3位两进制数字信号控制端的最高位N<2>相连，输出端与内部复位电路204的第四反相器215的输入端In2相连；第四两路选择器的两输入信号端与D型触发器单元203的正相输出端Q0与反相输出端Q0b相连，其控制端输入信号与3位两进制数字信号控制端的次高位N<1>相连，输出端与输出信号控制电路205的第三两输入或非门219的输入端In3相连；第五两路选择器的两输入信号端与D型触发器单元202的正相输出端Q1与反相输出端Q1b相连，其控制端输入信号与3位两进制数字信号控制端的最高位N<2>相连，输出端与输出信号控制电路205的第三两输入或非门219的输入端In4相连；第六两路选择器的两输入信号端与D型触发器单元201的正相输出端Q2与反相输出端Q2b相连，其控制端输入信号与地相连，输出端与输出信号控制电路205的第四两输入或非门221的输入端In5相连。

第二传统D型触发器207，其时钟信号(CLK)输入端与内部复位电路204的输出端Load1相连，数据输入端与电源电压Vdd相连，清零端与输出控制电路205的输出端Load2相连，正相输出端OUT1输出第一输出信号OUT1。

负沿CLK触发信号延迟电路208，用于通过时钟信号(CLK)负沿脉冲获得一个比第一输出信号OUT1延迟半个时钟信号(CLK)的第二输出信号OUT2，其包括：第五传统D型触发器224、第六传统D型触发器225、第七传统D型触发器226以及第十反相器227。其中时钟输入信号CLK经由第十反相器227得到反相时钟输入信号CLKB，CLKB与第五传统D型触发器224以及第六传统D型触发器225的时钟信号输入端相连；内部复位电路204的输出端Load1与第五传统D型触发器224的数据输入端相连，输出信号控制电路205的输出端Load2与第六传统D型触发器225的数据输入端相连；第五传统D型触发器224的正相输出端Load3与第七传统D型触发器226的时钟信号输入端相连，第六传统D型触发器225的正相输出端Load4与第七传统D型触发器226的清零端相连；第七传统D型触发器226的数据输入端与电源电压Vdd相连。第七传统D型触发器226的正相输出端为负沿CLK触发信号延迟电路208的输出端，输出第二输出信号OUT2。

输出电路209，包括第五两输入或非门228与第九反相器229，其中第五两输入或非门228的一输入端与第四传统D型触发器的正相输出端OUT1相连，用于接收第一输出信号OUT1，另一输入端与负沿CLK触发信号延迟电路208的输出端OUT2相连，第五两输入或非门228的输出端与第九反相器229的输入端相连，第九反相器229的输出端OUT为本发明分频器的最终输出端OUT。

图5为图3之分频器在选定分频数为M＝6(110)，分频数X＝3.5时的工作时序示意图。参照图3，选定M＝6(110)，则D型触发器单元201、202及203的设置(SET)端分别输入“1”、“1”、“0”，在正相输出端Q0、Q1、Q2均输出“0”后的下一个时钟信号(CLK)上升沿产生装载许可信号Load1，同时装载许可信号Load1作为第二传统D型触发器207的时钟输入信号，输出信号控制电路205在装载许可信号Load1产生后产生一比装载许可信号Load1延迟3个时钟信号(CLK)的输出控制信号Load2，在装载许可信号Load1与输出控制信号Load2的控制下，第二传统D型触发器207输出第一输出信号OUT1，第五传统D型触发器224在装载许可信号Load1控制下产生比装载许可信号Load1延迟半个时钟信号(CLK)的控制信号Load3，第六传统D型触发器225在输出控制信号Load2的控制下产生一比输出控制信号Load2延迟半个时钟信号(CLK)的控制信号Load4，第七传统D型触发器226在控制信号Load3与Load4的控制下，输出第二输出信号OUT2，第一输出信号OUT1与第二输出信号OUT2通过输出电路209相加，输出最终的输出信号OUT。可见，本发明实际分频数X＝0.5*(M+1)，实现了从1到4范围内的任意一个0.5的整数倍数分频，能够满足射频电路高速、结构简单的需求，并且当M为奇数时,本发明可以实现3/7的占空比，M为偶数时，可以达到50％的占空比。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (9)

1.一种分频器，至少包括：

3个级联的D型触发器单元，前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端，每个D型触发器单元的反相输出端连接到各自的数据输入端，3位两进制数字信号控制端的最高位至最低位依次连接到该3个级联的D型触发器单元的设置端，该3个级联的D型触发器单元的负载端均与内部复位电路的输出端相连；

内部复位电路，其输入端连接于控制信号译码电路，用于在该3个级联的D型触发器单元的正相输出端输出均为低电平后产生一装载许可信号；

输出信号控制电路，其输入端连接于该控制信号译码电路，用于产生一个比该装载许可信号延迟至少3个时钟信号的输出控制信号；

控制信号译码电路，连接于该3个级联的D型触发器单元的正相输出端与反相输出端以及该3位两进制数字信号控制端，用于产生译码信号输出至该内部复位电路的输入端与该输出信号控制电路的输入端；

第二传统D型触发器，其时钟信号输入端与该内部复位电路的输出端相连，其清零端与该输出信号控制电路的输出端相连，该第二传统D型触发器的正相输出端输出第一输出信号；

负沿CLK触发信号延迟电路，连接于该内部复位电路与该输出信号控制电路，用于在该装载许可信号与该输出控制信号的控制下，通过时钟信号负沿脉冲获得一个比第一输出信号延迟至少半个时钟信号的第二输出信号；以及

输出电路，接收该第一输出信号与该第二输出信号，用于将该第一输出信号与该第二输出信号相加后输出最终的输出信号。

2.如权利要求1所述的分频器，其特征在于:该分频器通过该3位两进制数字信号M输入分频数，将其输入频率除以(M+1)*0.5，以生成输出频率，其中，M大于等于1小于等于7。

3.如权利要求2所述的分频器，其特征在于，该内部复位电路还包括：第三传统D型触发器、第一两输入或非门、第三两输入与非门、第二两输入或非门、第四反相器、第五反相器以及第六反相器，其中，该第一两输入或非门的第一输入端及第二输入端分别与该控制信号译码电路的输出端相连，该第一两输入或非门输出端与该第三两输入与非门的一输入端相连，该第三两输入与非门的另一输入端与该第五反相器的输出端相连，该第三两输入与非门的输出端与该第二两输入或非门的一输入端相连，该第二两输入或非门的另一输入端与该第四反相器的输出端相连，该第四反相器的第三输入端与该控制信号译码电路的输出端相连，该第二两输入或非门的输出端与该第三传统D型触发器的数据输入端相连，该第三传统D型触发器的正相输出端与该第五反相器的输入端相连；该第五反相器的输出端与该第六反相器的输入端相连，该第六反相器的输出端为该内部复位电路的输出端，输出该装载许可信号至该第二传统D型触发器的时钟信号输入端。

4.如权利要求3所述的分频器，其特征在于，该输出信号控制电路还包括：第四传统D型触发器、第三两输入或非门、第四两输入与非门、第四两输入或非门、第七反相器以及第八反相器，其中，该第三两输入或非门的第四输入端与第五输入端分别与该控制信号译码电路的两输出端相连，该第三两输入或非门的输出端与该第四两输入与非门的一输入端相连，该第四两输入与非门的另一输入端与该第七反相器的输出端相连，该第四两输入与非门的输出端与该第四两输入或非门的一输入端相连，该第四两输入或非门的第六输入端与该控制信号译码电路的输出端相连，该第四两输入或非门的输出端与该第四传统D型触发器的数据输入端相连，该第四传统D型触发器的正相输出端与该第七反相器的输入端相连，该第七反相器的输出端与该第八反相器的输入端相连，该第八反相器的输出端为该输出信号控制电路的输出端，输出该输出控制信号。

5.如权利要求4所述的分频器，其特征在于：该控制信号译码电路至少包括6个两路选择器，其中第一两路选择器的控制端输入信号与该3位两进制数字信号控制端的最低位相连，输出端与该内部复位电路的第一输入端相连，与该3位两进制数字信号控制端最低位相连的该D型触发器单元的正相输出端与反相输出端与该第一两路选择器的两输入端相连；第二两路选择器的控制端输入信号与该3位两进制数字信号控制端的次高位相连，输出端与该内部复位电路的第二输入端相连，与该3位两进制数字信号控制端次高位相连的该D型触发器单元的正相输出端与反相输出端与该第二两路选择器的两输入端相连；第三两路选择器的控制端输入信号与该3位两进制数字信号控制端的最高位相连，输出端与该内部复位电路的第三输入端相连，与该3位两进制数字信号控制端最高位相连的该D型触发器单元的正相输出端与反相输出端与该第三两路选择器的两输入端相连；第四两路选择器的控制端输入信号与该3位两进制数字信号控制端的次高位相连，输出端与该输出信号控制电路的第四输入端相连，与该3位两进制数字信号控制端最低位相连的该D型触发器单元的正相输出端与反相输出端与该第四两路选择器的两输入端相连；第五两路选择器的控制端输入信号与该3位两进制数字信号控制端的最高位相连，输出端与该输出信号控制电路的第五输入端相连，与该3位两进制数字信号控制端次高位相连的该D型触发器单元的正相输出端与反相输出端与该第五两路选择器的两输入端相连；第六两路选择器的控制端输入信号与地相连，输出端与该输出信号控制电路的第六输入端相连，与该3位两进制数字信号控制端最高位相连的该D型触发器单元的正相输出端与反相输出端与该第六两路选择器的两输入端相连。

6.如权利要求5所述的分频器，其特征在于，该负沿CLK触发信号延迟电路进一步包括：第五传统D型触发器、第六传统D型触发器、第七传统D型触发器以及第十反相器，其中，时钟输入信号经由该第十反相器得到反相时钟输入信号，该反相时钟输入信号与该第五传统D型触发器以及该第六传统D型触发器的时钟信号输入端相连，该内部复位电路的输出端与该第五传统D型触发器的数据输入端相连，该输出信号控制电路的输出端与该第六传统D型触发器的数据输入端相连，该第五传统D型触发器的正相输出端与该第七传统D型触发器的时钟信号输入端相连，该第六传统D型触发器的正相输出端与该第七传统D型触发器的清零端相连，该第七传统D型触发器的数据输入端与电源电压相连，该第七传统D型触发器的正相输出端为该负沿CLK触发信号延迟电路的输出端，输出该第二输出信号。

7.如权利要求6所述的分频器，其特征在于，该输出电路进一步包括包括第五两输入或非门与第九反相器，该第五两输入或非门的一输入端与该第二传统D型触发器的正相输出端相连，用于接收该第一输出信号，其另一输入端与该负沿CLK触发信号延迟电路的输出端相连，用于接收该第二输出信号，该第五两输入或非门的输出端与该第九反相器的输入端相连，该第九反相器的输出端为该分频器的最终输出端。

8.如权利要求1所述的分频器，其特征在于，该D型触发器单元进一步包括：第一两输入与非门、第二两输入与非门、第一反相器、第二反相器、第三反相器、以及第一传统D型触发器，其中，该D型触发器单元的设置端与负载端分别连接至所述第一两输入与非门的两个输入端，该D型触发器单元的设置端连接至该第二反相器的输入端，该第二反相器的输出端与负载端分别连接至该第二两输入与非门的两个输入端，该第一两输入与非门的输出端连接至该第一反相器的输入端，该第二两输入与非门的输出端连接至该第三反相器的输入端，该第一反相器的输出端连接至该第一传统D型触发器的零位有效设置端，该第三反相器的输出端连接至所述第一传统D型触发器的零位有效置零端。

9.如权利要求8所述的分频器，其特征在于，该第一传统D型触发器的数据控制端为该D型触发器单元的数据控制端，该第一传统D型触发器的时钟信号输入端为该D型触发器单元的时钟信号输入端，该第一传统D型触发器的正相输出端为该D型触发器单元的正相输出端，该第一传统D型触发器的反相输出端为该D型触发器单元的反相输出端。