CN101594146A - 锁相环电路 - Google Patents

Abstract

一种锁相环电路，包括：逻辑单元，根据参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以分频信号作为循环计数的最大值，对所述合成时钟信号周期数进行计数；在参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号；时间－数字转换器，在多相位时钟下分别将所述逻辑单元输出的第一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第三数字信号输出；数控振荡器，从所述多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。所述锁相环电路功耗较小。

Description

锁相环电路

技术领域

本发明涉及一种锁相环电路。

背景技术

锁相环(PLL，Phase Locked Loop)，通常是指一种应用于通信接收机中的电路，其作用是对接收到的包含时钟的信号进行处理，并从中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得接收到的信号和仿制的时钟信号从某种角度看来是同步的或相关的。由于仿制的时钟信号相对于所接收到的信号中的时钟信号具有一定的相差，因此也被称为锁相器。锁相环有很多种类，可以是数字的、模拟的或是数模混合的。

美国专利申请公布说明书US 2003/0234693中提到了一种全数字锁相环(ADPLL，All Digital Phase Locked Loop)。参照图1所示，所述的全数字锁相环用于比较所接收的输入参考时钟信号FREF和自身的输出反馈信号的相差，并且根据所述相差对自身的输出反馈信号进行调整后通过功放145输出合成信号RF_OUT。所述全数字锁相环包括用于对所述输入参考时钟信号和输出反馈信号的相差进行计算的相位探测器120。所述相位探测器120包括三端输入信号，第一端输入信号来自于参考相位累加器105的输出，所述参考相位累加器105结合输入参考时钟信号和频率控制信号FCW来计算整数周期相位；第二端输入信号来自于自身的输出反馈，即数控振荡器140(DCO，Digital Control Oscillator)的输出信号反馈，所述输出反馈信号经增量模块(INC)150进行累加运算后由时钟锁存器155采样后输至相位探测器120；第三端输入信号来自于微小误差调节(fractional error correction)单元110，所述微小误差调节单元110用于计算输入参考时钟信号边缘和相邻的输出反馈信号边缘的相差。其中，所述相差可以通过所述微小误差调节单元110内的时间-数字转换器114(TDC，Time to Digital Converter)而转换为数字信号，所述时间-数字转换器114分别与参考时钟信号FREF和逻辑单元112相连，并由乘法器116应用所述数字信号进行乘法运算输出相位信号到相位探测器120。

由于所述时间-数字转换器114的作用是将时间转换为数字信号，而通常是通过延迟链的延迟时间来匹配输入时间来获得数字信号的，由于这种延迟链的方式，无法很好的建立延迟单元的延迟与数控振荡器的可控最小的频率间隔的对应关系，这样会带来是整个环路的增益不再恒定。所以必须要经过乘法器116转变为相位信号，这样增加了额外的硬件电路。并且需要增加额外的环路增益(LOOP GAIN)电路125来调节环路增益。

而数控振荡器140的作用是根据数字控制信号来合成一定频率的时钟信号，其频率的控制是通过改变电容的方式实现，在这种控制过程中，电容的线性改变，频率的改变不是线性的，而是与电容平方根成反比，这样的非线性会使整个环路的增益不再恒定，这样就需要增加额外的数控振荡器增益调节(DCO GAIN NRML)电路130来调整数控振荡器140的线性度，通过由时钟CKR控制的锁存器135将信号传输给数控振荡器140。这些额外的乘法器116以及数控振荡器增益调节电路130无疑会增加锁相环电路的面积，从而使得锁相环功耗也增大。

发明内容

本发明提供一种锁相环电路，解决现有技术全数字锁相环电路面积较大，从而功耗较大的问题。

为解决上述问题，本发明提供一种全数字锁相环电路，包括：自由环振、时间-数字转换器和数控振荡器，其中，

所述逻辑单元用于根据所获取的参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号；

所述时间-数字转换器用于在所述自由环振提供的多相位时钟下分别将所述逻辑单元输出的第一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第三数字信号输出；

所述数控振荡器用于从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。

与现有技术相比，上述公开的锁相环电路具有以下优点：所述锁相环电路中的时间-数字转换器根据自由环振提供的多相位时钟，在各个相位时钟下分别获取所接收信号的瞬态值来形成离散信号，并通过计算离散信号的距离来获得所述信号的有效电平时间并转换为数字信号，因此所述的数字信号可以认为是以自由环振所提供的相位时钟为基础的输出信号。而所述锁相环电路的数控振荡器也是根据数控信号从自由环振提供的相位时钟中选取相位时钟及相应有效边沿来合成输出时钟的，也可以认为是以自由环振所提供的相位时钟为基础的输出信号。因此其增益也较稳定。对于整个锁相环电路来说，就无需再额外增加调节增益的功能单元，因而减小了功耗。

并且，由于所述数控振荡器是选取与数控信号对应的相位时钟以及相位时钟的有效边沿来合成时钟信号的，因此与自由环振提供的相位时钟的时钟间隔呈线性比例关系，无需额外增加调节数控振荡器增益的功能单元。因此所述锁相环电路面积较小，从而功耗也减小。

附图说明

图1是现有技术锁相环电路示意图；

图2是本发明锁相环电路的一种实施方式示意图；

图3是本发明锁相环电路的参考时钟、反馈时钟、第一信号、时间-数字转换器输出信号以及逻辑单元输出信号示意图；

图4是本发明锁相环电路的时间-数字转换器的第一种实施方式示意图；

图5是图4所示的时间-数字转换器的脉冲单元的电路图；

图6是图4所示的时间-数字转换器的开始信号单元的电路图；

图7是图4所示的时间-数字转换器的结束信号单元的电路图；

图8是图4所示的时间-数字转换器的第一编码单元或第二编码单元的编码器电路图；

图9是本发明锁相环电路的时间-数字转换器的第二种实施方式示意图；

图10是图9所示时间-数字转换器的逻辑单元电路图；

图11是本发明锁相环电路的数控振荡器的一种实施方式电路结构图；

图12是图11所示数控振荡器中的圈选择单元的一种实施例结构图；

图13是图12所示的圈选择单元中的第一计数单元或第二计数单元的电路结构图；

图14是图12所示的圈选择单元中的第一比较单元或第二比较单元的电路结构图。

图15是图11所示数控振荡器中的圈选择单元的另一种实施例结构图。

具体实施方式

本发明锁相环电路中的时间-数字转换器根据自由环振提供的多相位时钟，在各个相位时钟下分别获取所接收信号的瞬态值来形成离散信号，并通过计算离散信号的距离来获得所述信号的有效电平时间并转换为数字信号。而所述锁相环电路的数控振荡器也是根据数控信号从自由环振提供的多相位时钟中选取相位时钟及相应有效边沿来合成输出时钟。

参照图2所示，本发明锁相环电路包括：自由环振1、时间-数字转换器2、逻辑单元3、加法器4、除法器5、累加器6和数控振荡器7，其中，

所述逻辑单元3用于根据所获取的自由环振1提供的参考时钟信号和所述数控振荡器7反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，并根据所获取的累加器6输出的代表所述周期时间的数控信号输出代表剩余未计数值对应时间的第二数字信号；

所述时间-数字转换器2用于在自由环振1提供的多相位时钟下分别将所述逻辑单元3输出的第一信号的瞬态值形成离散信号，当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第三数字信号向所述加法器4输出；

所述加法器4用于将所述逻辑单元3输出的第二数字信号以及所述时间-数字转换器2输出的第三数字信号进行加法运算；

所述除法器5用于根据分频信号对所述加法器4输出的加法运算结果进行除法运算；

所述累加器6用于对除法器5输出的信号进行累加，输出代表所述周期时间的数控信号传输给所述数控振荡器7，并反馈至所述逻辑单元3；

所述数控振荡器7用于根据所获取的数控信号从自由环振1提供的多相位时钟中选择相位时钟及相应有效边沿，以输出合成时钟信号并反馈至所述逻辑单元3。

下面对上述全数字锁相环电路作进一步分析说明。

参照图2所示，所述逻辑单元3的功能包括两方面：1)所述逻辑单元3在接收的参考时钟信号达到有效边沿时，开始输出第一信号的有效开始边沿，并且在此之后，在接收的所述数控振荡器7输出的反馈时钟信号达到有效边沿时，输出第一信号的有效结束边沿，从而完成第一信号的输出。例如，参照图3所示，在参考时钟信号到来之前，所述逻辑单元3所接收的反馈时钟信号已经过多个上跳沿，在所接收到的参考时钟信号达到上跳沿时，所述逻辑单元3就输出第一信号的上跳沿，而在接收的反馈时钟信号达到下一个上跳沿时，就输出第一信号的下跳沿，从而完成输出第一信号。

2)根据所获得的分频信号对所接收的数控振荡器7反馈的合成时钟信号的有效时钟边沿进行以分频信号值为最大值的计数。并且在接收到的参考时钟信号达到有效边沿时，计算所述最大计数值与当前所计得的反馈时钟信号的有效边沿数的差，并以数字信号的形式输出。例如，分频信号为10，则所述逻辑单元3在每接收到一个所述反馈时钟信号的有效时钟边沿时就计1，直到计数达到10，然后重新从1开始计数到10。即进行1-10的循环计数。然后在接收的参考时钟达到有效边沿时，计算还剩余多少未计数的值，例如在所述逻辑单元3计数了8个反馈时钟的有效边沿之后接收到参考时钟的有效边沿，则还有2个剩余的未计数值，则输出值为2个周期对应的数字信号，根据所述累加器6反馈的代表周期时间的信号，如果反馈的周期时间为20，那么输出的数字信号为40，二进制表示为：101000。

其实所述逻辑单元3的作用就是对所接收的合成时钟信号和参考时钟信号进行相位比较，输出代表合成时钟信号和参考时钟信号的相位差异的数字信号。所述第一信号其实反映了所述参考时钟信号的上跳沿和下一个合成时钟信号的上跳沿之间的相位差，通过所述时间-数字转换器2就能将这个相位差以数字信号的形式表示出来。

所述时间-数字转换器2是基于自由环振1的，即所述时间-数字转换器2通过自由环振1提供的具有多个相位时钟的信号来计算所述逻辑单元3发送的第一信号的有效电平时间。所述自由环振1向所述时间-数字转换器2提供多个具有不同相位的时钟信号，例如向所述时间-数字转换器提供一组具有固定时间间隔的时钟信号，即每一个时钟信号与相邻时钟信号的相位延迟都相同，例如第二个时钟信号比第一个时钟信号延迟50ps，第三个时钟信号比第二个时钟信号延迟50ps...以此类推。所述时间-数字转换器2在所述自由环振1提供的每一个时钟信号的上跳沿采样所述的第一信号。

下面通过一个具体的时间-数字转换器的结构来对所述时间-数字转换器2的功能作进一步说明，参照图4所示，所述时间-数字转换器包括：

至少四个触发器21a、21b、21c、21d，用于在对应的相位时钟达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中所述各个触发器对应的相位时钟相应的有效边沿依次延迟；

至少两个开始信号单元22、22′，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的相位时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；

至少两个脉冲单元23、23′，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的相位时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元24、24′，用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的相位时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

脉冲计数单元25，用于对所获得的第一信号计数；

第一编码单元26，用于根据所获得的开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元27，用于根据所获得的结束信号得到输出有效结束信号的结束信号单元地址；

减法单元28，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

如上所述，所述时间-数字转换器通过触发器在相位时钟下获得第一信号的瞬态值形成离散信号。若有多个触发器，并且控制每个触发器的参考时钟相位都不同的话，那么所述多个触发器在各自对应的相位时钟下接收到的待测信号的瞬态值就不同，因而输出的离散信号也是不同的。继续参照图4所示，所述触发器的数量与所述自由环振1提供的相位时钟个数对应。例如，所述自由环振提供32个参考时钟，则所述触发器的数量也是32个，所述触发器为上升沿D触发器，所述D触发器在对应的相位时钟的上升沿，输出此时所获得的待测信号的瞬态值形成离散信号。下面为了叙述统一及方便，作以下设定：触发器的数量为N，N＝1、2、3.....32，第1至第N触发器从左至右依次对应第一个相位时钟、第二个相位时钟、第三个相位时钟...第N个相位时钟。例如，在第一个相位时钟上升沿时，待测信号此时的瞬态值为低电平“0”，则第一个触发器输出的离散信号也是“0”；而由于第二个相位时钟的上升沿相对于第一个相位时钟的上升沿有延迟，在第二个相位时钟的上升沿时，待测信号的瞬态值可能已经翻转为高电平“1”了，则第二个触发器输出的离散信号就是“1”。

所述脉冲单元的数量与所述触发器的数量相同，也为32个。假设当前脉冲单元为第N个脉冲单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个暂存的单元右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的相位时钟也分别为第N-1个相位时钟、第N个相位时钟和第N+1个相位时钟。参照图5所示，所述脉冲单元包括：用于将第N-1个触发器输出的离散信号取反的非门230、用于将经取反的离散信号、第N个触发器输出的离散信号、第N+1个触发器输出的离散信号进行与运算的与门232、T端与所述与门232的输出相连的T触发器233，选择端s与所述T触发器233的输出相连，根据T触发器233的输出将第一输入端in1或第二输入端in2上的信号输出的选择单元235。所述第一输入端in1连接第N个相位时钟，第二输入端in2连接常数0单元234。所述脉冲单元还包括用于对T触发器进行清0以使得T触发器变成初始状态的或门231，所述或门231连接第N-1个触发器的输出以及第N个触发器的输出，当第N-1个和第N个触发器的输出为“0”的时候，对所述的T触发器233清0。

例如，当第N-1个触发器、第N个触发器和第N+1个触发器输出的信号为011时，第N-1个触发器的输出离散信号“0”经非门230取反后，变为“1”。第N个触发器的输出信号“1”和第N+1个触发器的输出信号“1”和经取反后的第N-1个触发器的信号经与门232的与运算后向T触发器233的T端输出“1”。所述T触发器为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”。因此，当与门232向T触发器的T端输出“1”时，在第N个相位时钟的下降沿，T触发器233将初始状态翻转并输出“1”。而选择单元235的选择端s，当s为1的时候选择第一输入端in1的信号输出，当s为0的时候选择第二输入端in2的信号输出。由于T触发器233的输出为“1”，连接T触发器233输出的选择单元235的选择端s也为“1”。因此，当T触发器233在第N个相位时钟下降沿输出1，选择单元235选择第一输入端in1上的第N个相位时钟输出，因为这时第N个相位时钟还处于下降沿“0”，所以选择单元235的输出信号暂时还是“0”。而当第N个相位时钟上升沿到来的时候，选择单元就会输出一个高电平的第一信号“1”。当第N个相位时钟的下一个下降沿到来的时候，如果第N-1，第N个触发器的输出还是为高电平，则由于T触发器的T端为“0”，T触发器的输出保持不变，因此选择单元235仍然选择第N个相位时钟输出，则在第N个相位时钟的上升沿到来时，选择单元235继续输出高电平的第一信号。直到第N-1个、第N个触发器同时输出低电平时，才停止输出第一信号。这样如果第N个触发器连续输出n个高电平，则脉冲单元233会输出n个高电平的第一信号。

根据上述的描述，只有当第N-1个、第N个以及第N+1个触发器的输出为011时，T触发器233才会输出高电平，选择单元235才会有高电平的第一信号输出，而此时其他的脉冲单元的输出都是低电平。

参照图6所示，所述开始信号单元与所述脉冲单元配套，数量也为32个，假设当前开始信号单元为第N个开始信号单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个触发器右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的相位时钟也分别为第N-1个相位时钟、第N个相位时钟和第N+1个相位时钟。包括：用于将第N-1个触发器输出的离散信号取反的非门236、用于将经取反的信号、第N个触发器输出的离散信号、第N+1个触发器输出的离散信号进行与运算的与门237，T端与所述与门237的输出相连的T触发器238。例如，当所述三个触发器的输出信号为011时，第N-1个触发器的输出离散信号“0”经非门236取反后，变为“1”。第N个触发器的输出离散信号“1”和第N+1个触发器的输出离散信号“1”和经取反后的第N-1个触发器的信号经与门237的与运算后向T触发器238的T端输出“1”。所述T触发器为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”，所述T触发器的清0由连接清0信号CLR的清0端CLR控制。因此，当与门2371向T触发器238的T端输出“1”时，在第N个相位时钟的下降沿，T触发器238将初始状态翻转并输出“1”，即输出有效开始信号。

参照图7所示，所述结束信号单元与所述开始信号单元配套，数量也为32个。假设当前结束信号单元为第N个结束信号单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个触发器右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的参考时钟也分别为第N-1个相位时钟、第N个相位时钟和第N+1个相位时钟。包括：用于将第N-1个触发器输出的离散信号取反的非门239、用于将经取反的信号、第N个触发器输出的信号、第N+1个触发器输出的信号进行或非运算的或非门239′，T端与所述或非门239′的输出相连的T触发器239″。例如，当所述三个触发器的输出信号为100时，第N-1个触发器的输出信号“1”经非门239取反后，变为“0”。第N个触发器的输出信号“0”和第N+1个触发器的输出信号“0”和经取反后的第N-1个触发器的信号经或非门239′的或非运算后向T触发器239″的T端输出“1”。所述T触发器是下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”，所述T触发器的清0由连接清0信号CLR的清0端CLR控制。因此，当或非门239′向T触发器239″的T端输出“1”时，在第N个相位时钟的下降沿，T触发器239″将初始状态翻转并输出“1”，即输出有效结束信号。

当对于具有较长高电平脉冲的待测信号进行处理时，对于同一个触发器，可能在对应的相位时钟达到上跳沿时，所接收的待测信号的瞬态值再次为“1”，这时候就需要计数单元来记录是第几次获得“1”。设定计数单元的功能为在第二次获得脉冲单元输出的高电平第一信号时输出“1”，即计数单元的计数结果为脉冲单元输出的高电平第一信号数减1。所述计数单元包括：对脉冲单元输出的第一信号进行或运算的或门、对所述或门的高电平输出进行计数的计数器以及将计数结果减1并输出的减法器。所述计数器的输出构成所述时间数字转换器的输出信号的高位，代表在输出所述待测信号的高电平脉冲的计算结果时应加入同一触发器两次输出“1”之间的间隔时间与同一触发器再次输出“1”的次数的乘积。例如，计数单元输出“1”，则代表同一触发器再次输出“1”的次数为1，则所述待测信号的高电平脉冲的计算结果就应加入1倍的同一触发器两次输出“1”之间的间隔时间。本例中提供32个依次具有相位延迟的参考时钟，则所述同一触发器两次输出“1”之间的间隔时间，即指第1个相位时钟的上跳沿和第32个相位时钟的上跳沿之间的时间。

由以上分析可知，满足输出有效开始信号或有效结束信号条件的信号瞬态都只有一种，因此所述32个开始信号单元或结束信号单元都只有一个会输出有效信号。所述第一编码单元和第二编码单元就是为了获知哪个开始信号单元或结束信号单元输出了有效信号。所述第一编码单元和第二编码单元的结构相同。

下面以第一编码单元为例，所述第一编码单元26通过对所获取的32个开始信号单元的输出信号编码来获得输出有效开始信号的是哪个开始信号单元，假设按从左至右的顺序对第1至第32个开始信号单元编号为0～31，则可用5位2进制数来表示第1至第32个开始信号单元，并且以所述编号作为开始信号单元的地址。由于若是第1个开始信号单元输出开始信号，就是00000，无需额外编码，因此只需选取1xxxx，x1xxx，xx1xx，xxx1x，xxxx1所代表编号对应的开始信号单元的输出信号编码。

选取所述开始信号单元的输出信号的方式详述如下：假定5位2进制数从左至右的数据位为第1数据位至第5数据位，以一个编码器连接编号为1xxxx的开始信号单元的输出，1xxxx为第1数据位为1的5位2进制数，即10000～11111，分别代表的开始信号单元的编号为16～31；以一个编码器连接编号为x1xxx的开始信号单元的输出，x1xxx为第2数据位为1的5位2进制数，即01000～01111、11000～11111，分别代表的开始信号单元的编号为8～15、24～31；以一个编码器连接编号为xx1xx的开始信号单元的输出，xx1xx为第3数据位为1的5位2进制数，即00100～00111、01100～01111、10100～10111、11100～11111，分别代表的开始信号单元的编号为4～7、12～15、20～23、28～31；以一个编码器连接编号为xxx1x的开始信号单元的输出，xxx1x为第4数据位为1的5位2进制数，即00010～00011、00110～00111、01010～01011、01110～01111、10010～10011、10110～10111、11010～11011、11110～11111，分别代表的开始信号单元的编号为2～3、6～7、10～11、14～15、18～19、22～23、26～27、30～31；以一个编码器连接编号为xxxx1的开始信号单元的输出，xxxx1为第5数据位为1的5位2进制数，即00001、00011、00101、00111、01001、01011、01101、01111、10001、10011、10101、10111、11001、11011、11101、11111，分别代表的开始信号单元的编号为1、3、5、7、9、11、13、15、17、19、21、23、25、27、29、31。

通过上述选取开始信号单元的输出信号的方式可知，当所述的32个开始信号单元中有任何一个输出高电平的开始信号，连接所述开始信号单元输出的编码器都能够通过所获得的开始信号来编码，从而得到输出开始信号的是哪个开始信号单元。其中，最简单的编码方式就是将每一个编码器所获得的16个开始信号单元的输出信号进行或运算，只要所述编码器连接的16个开始信号单元中有任意一个输出高电平开始信号，所述编码器的输出就为高电平。将1xxxx，x1xxx，xx1xx，xxx1x，xxxx1对应的编码器的输出顺序排列成5位2进制数，就能够表示输出高电平开始信号的开始信号单元的编号了。

由于16位的或运算直接用或门实现延迟会非常长，本例中的编码器用或非门和与非门实现16位信号的或运算。参照图8所示，所述编码器包括四级电路，第一级电路用于接收开始信号单元的输出信号，包括2输入或非门41～48，所述的8个或非门的输入与所述的16个开始信号单元相连，例如，或非门41接收信号D1、D2，或非门42接收输出信号D3、D4，以此类推；第二级电路包括2输入与非门410～413，所述与非门410～413分别用于接收第一级的或非门41～48的输出，例如，与非门410接收或非门41和或非门42的输出，与非门411接收或非门43和或非门44的输出，以此类推；第三级电路包括2输入或非门414～415，所述或非门414～415分别用于接收第二级的与非门410～413的输出，例如，或非门414接收与非门410和与非门411的输出，或非门415接收与非门412和与非门413的输出；第四级电路包括2输入与非门416，所述与非门416用于接收或非门414和或非门415的输出。

对所述编码器举例如下：假定输出有效开始信号的为编号为8的开始信号单元。如上所述的，与编号为8的开始信号单元的输出相连的编码器为上述的连接编号为1xxxx的开始信号单元的编码器，继续参照图8所示，假定编号为8的开始信号单元的输出信号输入至所述编码器的或非门41的D1端，则D1端的信号为高电平，而所述编码器的其他输入端D2～D16由于连接的开始信号单元的输出都为低电平，则第一级或非门中只有或非门41的输出为0，其他或非门的输出都是1，第二级与非门中只有与非门410的输出为1，其他与非门的输出都是0，第三级或非门414的输出为0，或非门415的输出为1，第四级与非门416的输出为1。而其他连接编号为1xxxx，xx1xx，xxx1x，xxxx1的开始信号单元的编码器都未与编号为8的开始信号单元的输出相连，因此所述四个编码器的输出都是0，则将1xxxx，x1xxx，xx1xx，xxx1x，xxxx1对应的编码单元的输出顺序排列成5位2进制数，就是01000，即输出有效开始信号的开始信号单元地址(01000＝8)。

所述减法单元用于将第二编码单元输出的有效结束信号单元地址和第一编码单元输出的有效开始信号单元地址相减，获得采样到第一信号上跳沿的触发器和采样到第一信号下跳沿的触发器的距离。所述减法单元的输出也是5位2进制数，以所述减法单元的输出作为所述时间数字转换器的输出信号的低位。

若所述待测信号的高电平脉冲的时间小于第1个参考时钟的上跳沿和第32个参考时钟的上跳沿之间的时间，则所述时间-数字转换器的高位输出为00000，而低位输出就是所述减法单元的输出。而若所述待测信号的高电平脉冲的时间大于第1个参考时钟的上跳沿和第32个参考时钟的上跳沿之间的时间，则所述时间数字转换器的高位输出为所述计数单元的输出，低位输出就是所述减法单元的输出。例如，接收到待测信号上跳沿的触发器和接收到待测信号下跳沿的触发器的距离为5，所述计数单元的输出为2，则所述时间数字转换器的输出高位为00010，低位为00101，完整输出就是0001000101。将所述10位2进制输出信号转换为10进制数就是2×32+5＝69，按之前假定的相邻参考时钟的相位延迟是50ps，那么所述待测信号的上跳沿和待测信号的下跳沿之间的时间，即待测信号的高电平脉冲宽度为69×50＝3450ps。因此，所述时间数据转换器最后输出的数字信号的值其实就是所述相邻参考时钟的相位延迟的倍数。

参照图9所示，所述时间-数字转换器第二种实施方式包括：至少四个触发器100a、100b、100c、100d；信号逻辑单元200、200′；脉冲计数单元500；第一编码单元600；第二编码单元700和减法单元800，所述触发器100a、100b、100c、100d；脉冲计数单元500；第一编码单元600；第二编码单元700和减法单元800与前述的触发器21a、21b、21c、21d；脉冲计数单元25；第一编码单元26；第二编码单元27和减法单元28完全相同，这里就不再一一描述了。而所述信号逻辑单元200的功能为前述的脉冲单元23，开始信号单元22和结束信号单元24的功能总和，即所述信号逻辑单元200用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在对应的相位时钟达到有效边沿时输出有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值时，在所对应的相位时钟状态达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟。所述信号逻辑单元200′的功能与所述信号逻辑单元200完全相同。

结合图5、图6、图7和图10所示，所述信号逻辑单元200、200′的电路其实就是将脉冲单元、开始信号单元和结束信号单元中具有相同功能的部件合并为共用部件，例如将脉冲单元中的非门230、开始信号单元中的非门236以及结束信号单元中的非门239合并为共用的非门10′，将脉冲单元中的与门232和开始信号单元中的与门237合并为共用的与门12′，其他部件均与对应单元中的部件相同，例如或门11′与脉冲单元中的或门231相同，T触发器13′与脉冲单元中的T触发器233相同，常数0单元14′与脉冲单元中的常数0单元234相同，选择单元15′与脉冲单元中的选择单元235相同，T触发器16′与开始信号单元中的T触发器238相同，或非门17′与结束信号单元中的或非门239′相同，T触发器18′与结束信号单元中的T触发器239″相同。关于其中各个部件的功能描述请参照上述第一种实施方式中对脉冲单元、开始信号单元和结束信号单元的描述，这里就不再赘述了。

从上述对时间-数字转换器的描述可以看到，所述时间-数字转换器输出的数字信号所代表的数值其实就是所述自由环振1提供的多相位时钟的间隔时间的倍数，例如输出信号为00010，00101，即2×32+5＝69，就是所述的多相位时钟的间隔时间的倍数，则若选取上述时间间隔为50ps的话，则输出信号代表的第一信号的脉宽就是69*50ps＝3450ps。因此，所述时间-数字转换器的输出信号就可以认为是以自由环振所提供的多相位时钟的间隔时间为基础的输出信号。

继续参照图3所示，所述时间-数字转换器2根据所述逻辑单元传输的第一信号，在自由环振时钟下采样第一信号所获得的输出信号就是A。而逻辑单元的输出信号就是B。经过加法器4的加法运算，那么实际合成的数字信号表示就是A+B。

继续参照图2所示，在加法器4获得合成数字信号之后，除法器5会根据所接收的分频信号对于加法器4输出的数字信号进行除法运算。

而所述累加器6则是对于除法器5输出的除法运算结果的信号进行累加的处理，也就是说将每一次接收到的数字信号与上一次接收到的数字信号相加。所述累加器6的输出信号的值可以用下述公式表示：

$C=\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{d}_n,$ 其中dn为所述累加器6各次接收到的除法器5传输的信号值。

例如，所述累加器6第一次接收到的信号值为10，则第一次传输给所述累加器6的控制信号值就为10，第二次接收到的信号值为5，则第二次传输给所述累加器6的控制信号值就为(10+5)＝15，第三次接收到的信号值为3，则第三次传输给所述累加器6的控制信号值就为(10+5+3)＝18。

继续参照图2所示，而所述数控振荡器7则根据累加器6输出的控制信号从所述自由环振1提供的多相位时钟中选择对应的相位时钟和对应的时钟上跳沿输出。参照图11所示，所述数控振荡器6包括：相位时钟选择单元(未标识)，第一圈选择单元75和第二圈选择单元75′、第五锁存器76和第六锁存器76′、第三选择单元77、输出信号单元78、反相器79和反相器79′。所述相位时钟选择单元包括：

第一加法器71和第二加法器71′，分别用于对所接收的数控信号进行累加获得相应选择地址；

第一锁存器72、第二锁存器73，用于对第一加法器71输出的选择地址采样寄存；

第三锁存器72′、第四锁存器73′，用于对第二加法器71′输出的选择地址采样寄存；

第一选择单元74和第二选择单元74′，分别用于根据第二锁存器73和第四锁存器73′输出的选择地址，从所接收的相位时钟中选择相应相位时钟输出；

所述第一圈选择单元75和第二圈选择单元75′，分别用于对第一选择单元74和第二选择单元74′输出的相位时钟的有效脉冲进行计数，将计数结果与所接收的扩展数控信号比较，并根据比较结果和所接收的选择控制信号产生用于选择相位时钟有效边沿的选择信号。

所述第五锁存器76和第六锁存器76′，分别用于根据第一圈选择单元75和第二圈选择单元75′输出的选择信号，在所接收的第一选择单元74和第二选择单元74′输出的相位时钟的相应有效边沿输出所述相位时钟。

所述第三选择单元77，用于根据选择端上的时钟信号选择第五锁存器76或第六锁存器76′输出的相位时钟。

所述输出信号单元78，用于在第三选择单元77输出的时钟信号有效时，输出合成频率信号。

所述反相器79用于对所述输出信号单元78输出的合成频率信号相位取反获得数控振荡器的输出信号，所述反相器79′用于将所述输出信号单元78输出的合成频率信号反馈至所述输出信号单元78的输入。

参照图12所示，所述第一圈选择单元75的一种实施例包括：

第一计数单元502，用于根据所接收的相位时钟和清零信号CLK1对接收的相位时钟的有效脉冲进行计数，并将计数结果发送给第一比较单元503；

第一比较单元503，用于将第一计数单元502发送的计数结果与所接收的扩展数控信号比较，向选择单元504输出第一比较结果；

第二计数单元502′，用于根据所接收的相位时钟和清零信号CLK1对与所接收的相位时钟的相位相反的信号的有效脉冲进行计数，并将计数结果发送给第二比较单元503′；

第二比较单元503′，用于将第二计数单元502′发送的计数结果与所接收的扩展数控信号比较，向选择单元504输出第二比较结果；

选择单元504，用于根据所接收的选择控制信号，将第一比较结果或第二比较结果输出作为相位时钟有效边沿的选择信号。

所述第二圈选择单元50′同样包括第一计数单元、第一比较单元、第二计数单元、第二比较单元以及选择单元，其结构与所述第一圈选择单元50的相应单元完全相同，所不同的只是所述第二圈选择单元50′的清零信号是CLK2，这里就不再赘述了。

参照图13所示，所述第一计数单元502包括：第一D触发器505、第二D触发器506和第三D触发器507。设定所述D触发器在清零信号为低电平时对D触发器清零，即将D触发器的Q端输出置为“0”，在清零信号为高电平时正常计数。第一D触发器505、第二D触发器506和第三D触发器507的输出D0、D1、D2构成计数结果，其中计数结果D2为高位，D0是最低位，因此输出是D2、D1、D0。所述D触发器的原理为：在时钟为高电平时，Q端输出D端信号，在时钟为低电平时，Q端保持状态不变。各级D触发器的初始状态假设D端为“1”。

由于在清零信号为低电平时，D触发器的Q端输出被置“0”，所述计数单元的计数结果就是“000”，因此下面仅对清零信号为高电平时的工作原理过程如下：假定D触发器是上升沿触发的D触发器，当D触发器的CLK端信号的第1个上升沿到来时，D触发器505由初始状态翻转，即D触发器505在CLK端信号的第1个上升沿由Q端输出“1”，而Q端为“0”，D端由于与Q端相连，也变为“0”。在CLK端信号的第2个上升沿时，D触发器505的Q端就会输出“0”，Q端为“1”，而D端也变为“1”。在CLK信号的第3个上升沿时，D触发器505的Q端就会输出“1”，Q端为“0”，而D端也变为“0”。在CLK信号的第4个上升沿时，D触发器505的Q端就会输出“0”，Q端为“1”，而D端也变为“1”。

D触发器506的CLK端接收D触发器505的Q端输出，当D触发器505的Q端第一次为“1”时，即在CLK端信号的第2个上升沿，D触发器506由初始状态翻转，由Q端输出“1”，而Q端为“0”，D端也变为“0”，而当D触发器505的Q端的输出第二次为“1”，即在CLK端信号的第4个上升沿时，D触发器506的Q端就会输出“0”，Q端为“1”。

D触发器507的CLK端接收D触发器506的Q端输出，当D触发器506的Q端为“1”时，即在CLK端信号的第4个上升沿，D触发器507由初始状态翻转，由Q端输出“1”，而Q端为“0”，D端也变为“0”，而当D触发器506的Q端的输出再次为“1”，即在CLK端信号的第12个上升沿时，D触发器506的Q端就会输出“0”，Q端为“1”。

根据上述描述，在CLK端信号的第1个上升沿，计数单元的计数结果D2、D1、D0为“001”，第2个上升沿，计数单元的计数结果为“010”...。

并且，所述计数单元的D触发器数目并非局限于3个，可以根据所需输出信号的频率要求来进行配置。

所述第二计数单元502′同样包括：第一D触发器、第二D触发器和第三D触发器，其结构与所述第一计数单元502的相应单元完全相同，这里就不再赘述了。

参照图14所示，所述第一比较单元503包括：第一异或门510以及连接第一异或门510的非门510′，第二异或门509以及连接第二异或门509的非门509′，第三异或门508以及连接第三异或门508的非门508′，以及接收非门510′、509′和508′的输出的与门511。当第一比较单元503或第二比较单元503′接收的计数结果与扩展数控信号完全一致，则输出“1”，否则就输出“0”。

所述第二比较单元503′的内部结构与所述第一比较单元503完全相同，这里就不再赘述了。

所述选择单元504则根据所接收的选择控制信号选择相应的比较单元的输出作为边沿选择信号输出，例如选择控制信号为“0”，则选择第二比较单元503′的输出作为边沿选择信号。

参照图15所示，所述第一圈选择单元50的另一种实施例包括：

计数单元502″，用于对接收的相位时钟的有效脉冲进行计数获得第一计数结果并发送给比较单元，用于对与所接收的相位时钟的相位相反的信号的有效脉冲进行计数获得第二计数结果并发送给比较单元503″；

比较单元503″，用于将所接收的第一计数结果与所接收的扩展数控信号比较，向选择单元504″输出第一比较结果，用于将所接收的第二计数结果与所接收的扩展数控信号比较，向选择单元504″输出第二比较结果；

选择单元504″，用于根据所接收的选择控制信号，将第一比较结果或第二比较结果输出作为相位时钟有效边沿的选择信号。

所述计数单元502″是上述第一计数单元502和第二计数单元502′的功能之和。所述比较单元503″是上述第一比较单元503和第二比较单元503′的功能之和。所述选择单元504″的功能与上述选择单元504完全相同。因此，可参照上述相应单元的具体说明。

所述第二圈选择单元50′同样包括计数单元、比较单元以及选择单元，其结构与所述第一圈选择单元50的相应单元完全相同，所不同的只是清零信号，这里就不在赘述了。

下面结合图11、图12、图13、图14对上述的圈选择单元举例以使得说明更加清楚。

假定数控振荡器要选取多相位时钟信号<31:0>的第16位相位时钟以及第16位相位时钟的第3个上跳沿来产生输出信号。由于若不选择相位时钟的上跳沿，都是从第1个上跳沿采样的，因此所要增加的上跳沿的数目就是2，即010，则对应的扩展控制信号<35:33>＝010，而选择控制信号<32>＝0，假定CLK1和CLK2的初始状态分别为“0”和“1”。

由CLK2初始为1，则首先运行的是第二圈选择单元75′。设定当选择控制信号为“0”时，选取第二比较单元503′的比较结果输出，则只需考虑第二计数单元502′和第二比较单元503′的工作过程即可。继续结合图11、图12和图13所示，CLK2作为第二计数单元的清零信号，此时由于CLK2为“1”，所述第二计数单元502′不清零，则结合上述对计数单元的描述，由于第二计数单元502′是对与相位时钟相反的信号的有效脉冲计数，因而是下跳沿触发，在输入的相位时钟的第1个下跳沿，所述第二计数单元502′的计数结果为“001”。所述第二比较单元503′将扩展控制信号<35:33>与“001”按位比较，显然第二比较单元503′的比较结果为“0”。则第六锁存器76′(D锁存器)不翻转，输出信号单元78(D触发器)也未获得触发信号，因此CLK2的状态不变。继续根据上述描述，在相位时钟的第2个下跳沿，第二计数单元502′的计数结果为“010”，所述第二比较单元503′将扩展控制信号<35:33>与“010”按位比较，显然比较结果为“1”。

则第六锁存器76′(D锁存器)翻转，在相位时钟的第3个上跳沿输出相位时钟的高电平。而第三选择单元77在CLK1为“0”时选择第六锁存器76′的输出，则第三选择单元77在第六锁存器76′输出高电平时，将高电平传输至输出信号单元78，输出信号单元78在获得高电平的触发信号后，就将D端值从Q端输出，由于D端信号由CLK1经由反相器79′提供，因此初始D端的值为“1”，则此时Q端的CLK1的值就变为“1”，即CLK1在相位时钟的第3个上跳沿由“0”变为“1”。而CLK2与CLK1相位相反，则由“1”变为“0”。则第二圈选择单元75′清零，第六锁存器76′不翻转。

接下来的时钟周期，运行的就是由CLK1作为清零信号的第一圈选择单元75。所述第一圈选择单元75也将按照与上述的第二圈选择单元75′完全相同的操作过程，来输出相应的选择相位时钟有效边沿的选择信号，因此第一圈选择单元75的操作过程可参照上述说明，此处就不再赘述了。

根据上述说明可得，通过清零信号CLK1和CLK2状态的变化，第一圈选择单元75和第二圈选择单元75′就交替运行，就能向输出信号单元78交替提供所选相位时钟的各个需求上跳沿的选择信号。

所述数控振荡器的功能其实可以用下述公式概括：

T_cycle＝CN×Δ，其中T_cycle为所述数控振荡器输出信号的周期，CN是所述数控振荡器的输入控制信号，Δ为所述自由环振提供的各个相邻时钟的时钟间隔。由上述根据扩展控制信号<35:33>选择第3个上跳沿来产生输出信号的例子，最终输出信号的周期其实就是2倍的时钟间隔。因此，所述数控振荡器的输出信号也可以认为是以自由环振所提供的多相位时钟的间隔时间为基础的输出信号。并且，由所述公式可以得到，所述数控振荡器的输出信号周期也是线性变化的，因此无需再额外增加调节数控振荡器增益的功能单元，功耗也减小。

通过关于时间-数字转换器和数控振荡器的举例说明，所述时间-数字转换器和数控振荡器都可以认为是以自由环振所提供的多相位时钟的间隔时间为基础的输出信号，因此其增益也较稳定。对于整个锁相环电路来说，就无需再额外增加调节增益的功能单元。因此，上述的全数字锁相环电路由于无需额外增加调节整个回路增益的功能单元以及调节数控振荡器增益的功能单元，因而面积较小，功耗也较小。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种锁相环电路，包括，自由环振、时间-数字转换器、数控振荡器和逻辑单元，其特征在于，

所述逻辑单元用于根据所获取的参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号；

所述时间-数字转换器用于在所述自由环振提供的多相位时钟下分别将所述逻辑单元输出的第一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻转时，将所述两个离散信号之间的距离以第三数字信号输出；

所述数控振荡器用于从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。

2.如权利要求1所述的锁相环电路，其特征在于，还包括加法器，所述加法器用于将所述逻辑单元输出的第二数字信号以及所述时间-数字转换器输出的第三数字信号进行加法运算。

3.如权利要求2所述的锁相环电路，其特征在于，还包括除法器，所述除法器用于根据分频信号对所述加法器的加法运算的结果进行除法运算。

4.如权利要求3所述的锁相环电路，其特征在于，还包括累加器，所述累加器用于对所述除法器的除法运算的结果进行累加，并输出代表所述周期时间的数控信号。

5.如权利要求4所述的锁相环电路，其特征在于，所述逻辑单元根据所述累加器输出的数控信号输出代表剩余未计数值对应时间的第二数字信号；所述数控振荡器根据所述累加器输出的数控信号，从所述自由环振提供的多相位时钟中选择相位时钟及相应的有效边沿，以输出合成时钟信号。

6.如权利要求5所述的锁相环电路，其特征在于，所述时间-数字转换器包括：

至少四个触发器，用于在对应的相位时钟达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中所述各个触发器对应的相位时钟相应的有效边沿依次延迟；

至少两个开始信号单元，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在对应的相位时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；

至少两个脉冲单元，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的相位时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元，用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的相位时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

脉冲计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

7.如权利要求5所述的锁相环电路，其特征在于，所述时间-数字转换器包括：

至少四个触发器，用于在对应的相位时钟达到有效边沿时，输出所获得的第一信号的瞬态值形成离散信号，其中所述各个触发器对应的相位时钟相应的有效边沿依次延迟；

至少两个信号逻辑单元，用于在所获得的连续三个离散信号表示第一信号向有效边沿翻转时，在对应的相位时钟达到有效边沿时输出有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值时，在所对应的相位时钟状态达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示第一信号从有效边沿翻转时，在所对应的相位时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

脉冲计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

8.如权利要求5所述的锁相环电路，其特征在于，所述数控振荡器包括用于从所接收的多相位时钟中选择相位时钟并输出的相位时钟选择单元；用于对所述相位时钟选择单元输出的相位时钟的有效脉冲进行计数，将计数结果与所接收的扩展数控信号比较，并根据比较结果和所接收的选择控制信号产生用于选择相位时钟有效边沿的选择信号的圈选择单元；以及用于根据所述圈选择单元输出的选择信号，在所接收的相位时钟的相应有效边沿输出所述相位时钟的锁存器。

9.如权利要求8所述的锁相环电路，其特征在于，所述圈选择单元包括，

计数单元，用于对接收的相位时钟的有效脉冲进行计数获得第一计数结果并发送给比较单元，用于对与所接收的相位时钟的相位相反的信号的有效脉冲进行计数获得第二计数结果并发送给比较单元；

比较单元，用于将所接收的第一计数结果与所接收的扩展数控信号比较，向选择单元输出第一比较结果，用于将所接收的第二计数结果与所接收的扩展数控信号比较，向选择单元输出第二比较结果；

选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比较结果输出作为相位时钟有效边沿的选择信号。

10.如权利要求8所述的锁相环电路，其特征在于，所述圈选择单元包括，

第一计数单元，用于对接收的相位时钟的有效脉冲进行计数，并将计数结果发送给第一比较单元；

第一比较单元，用于将第一计数单元发送的计数结果与所接收的扩展数控信号比较，向选择单元输出第一比较结果；

第二计数单元，用于对与所接收的相位时钟的相位相反的信号的有效脉冲进行计数，并将计数结果发送给第二比较单元；

第二比较单元，用于将第二计数单元发送的计数结果与所接收的扩展数控信号比较，向选择单元输出第二比较结果；

选择单元，用于根据所接收的选择控制信号，将第一比较结果或第二比较结果输出作为相位时钟有效边沿的选择信号。

11.如权利要求9或10所述的锁相环电路，其特征在于，所述锁存器为D锁存器。

12.如权利要求9或10所述的锁相环电路，其特征在于，所述相位时钟选择单元为双通道相位时钟选择单元。

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