CN103795408B - 用于数字pll的环路滤波器中的位宽减小 - Google Patents

用于数字pll的环路滤波器中的位宽减小 Download PDF

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Abstract

用于数字PLL的环路滤波器中的位宽减小。公开的发明涉及具有被配置成选择性地操作于不同级别的分辨率的可切换数字环路滤波器的数字锁相环。所述数字锁相环具有相位频率检测器，所述相位频率检测器确定参考信号和反馈信号之间的相位差并且将所述相位差转换成数字字。数字环路滤波器对所述数字字进行滤波以生成控制字。位移网络以在两个或更多个不同的分辨率状态之间切换数字环路滤波器的分辨率的方式来修改数字字，所述两个或更多个不同的分辨率状态包括位于数字字中不同位置的位序列。所述两个或更多个不同的分辨率状态允许数字环路滤波器提供用于操作的建立状态的低分辨率（高幅度）以及用于操作的锁定状态的高分辨率（低幅度）。

Description

用于数字PLL的环路滤波器中的位宽减小
背景技术
锁相环（PLL）是将输出信号的相位锁定到参考信号的相位的电路。PLL操作为将输出信号反馈到相位检测器的反馈系统，所述相位检测器检测输出信号中的相位误差并且然后驱动振荡器响应于检测到的相位误差而调整输出信号的相位。
PLL被配置成操作于两种状态，未锁定或建立（settling）状态以及锁定或稳定（settled）状态。在未锁定状态中，相位检测器生成改变振荡器频率的控制信号以使得输出信号的相位收敛于参考信号的相位。在锁定状态中，相位检测器生成保持参考信号连同输出信号的相位的控制信号。
附图说明
图1A图示传统的锁相环。
图1B图示示出传统锁相环的操作的时间图。
图2图示公开的数字锁相环的框图。
图3A图示公开的数字锁相环的框图。
图3B-3C是示出在建立和锁定状态期间图3A的数字锁相环的操作的表格。
图4图示示出输入到数字环路滤波器的数字字（digital word）的分辨率改变的影响的图。
图5图示用于公开的数字锁相环的位移（bit shifting）网络和数字环路滤波器的更详细的示例。
图6图示公开的数字锁相环的可替代示例。
图7图示公开的数字锁相环的可替代示例。
图8是用于改变数字锁相环内数字环路滤波器的分辨率的示例性方法的流程图。
具体实施方式
现参考附图来描述要求保护的主题，其中相同的附图标记由始至终用于指代相同的元素。在下述描述中，为了解释的目的，阐明了多个特定细节以便提供要求保护的主题的透彻理解。然而，可能明显的是，要求保护的主题可以在没有这些特定细节的情况下而被实践。
图1A图示数字锁相环（DPLL）100。DPLL 100包括相位频率检测器（PFD）102，所述相位频率检测器（PFD）102具有被配置成接收参考信号S REF 的第一输入节点IN1以及被配置成从分频器（divider）电路110接收反馈信号S FB （即，经分频的DCO 信号）的第二输入节点IN2。PFD 102被配置成确定参考信号S REF 和反馈信号S FB 的边沿之间的相位差并且将相位差转换成与相位差成比例的数字字dw。数字字dw被提供给数字环路滤波器104，所述数字环路滤波器对数字字dw进行滤波和积分以生成控制字cw。控制字cw被用于控制数字控制振荡器106以改变输出信号S out 的相位，以使得反馈信号S FB 的边沿与参考信号S REF 的边沿对齐。
图1B图示了示出处于建立状态和锁定状态中的PLL 100的操作的时间图112-114。在第一时间t1，参考信号112比反馈信号114超前了值D ，使PFD 102生成数字字，所述数字字使DCO 106提高其操作频率并且将反馈信号114的边沿前移了值c。在第二时间t2，参考信号112仍然比反馈信号114超前了值D-c，使PFD 102生成数字字，所述数字字使DCO 106提高其操作频率并且将反馈信号114的边沿前移了值c。在第三时间t3，PLL 100进入锁定状态，其中反馈信号114的相位比参考信号112的相位超前了D-2c<0，使PFD 102生成数字字，所述数字字使DCO 106降低其操作频率并且将反馈信号114的边沿后移了值c。在随后的时间t4-t5，DCO 106被操作以保持具有基本上等于参考信号112的相位的相位的反馈信号114。
当DPLL 100被合适地操作时，数字环路滤波器104在保持高频率分辨率的同时提供大幅度带宽。大幅度带宽提供参考信号S REF 的良好跟踪，这提高了DPLL 100的建立速度以跟踪参考信号S REF 。一旦处于锁定状态中，高频率分辨率降低与参考信号S REF 的偏差。然而，为了保持高频率分辨率以及大幅度二者，数字字必须包含大量位。为了处理大量位，DPLL 100必须具有大的门数（gate count），这导致大的电流消耗和增大的模片区（diearea）。
因此，本公开涉及具有可切换数字环路滤波器的数字锁相环，所述可切换数字环路滤波器被配置成选择性地改变数字环路滤波器的分辨率以操作于不同的分辨率状态。数字锁相环（DPLL）包括相位频率检测器，所述相位频率检测器被配置成确定参考信号和反馈信号之间的相位差并且将相位差转换成数字字。数字环路滤波器被配置成对数字字进行滤波以生成控制字。位移网络被配置成以在两个或更多不同的分辨率状态之间切换数字环路滤波器的分辨率的方式来修改数字字，所述不同的分辨率状态包括位于数字字内不同位置的位序列。通过修改数字字以改变数字环路滤波器的分辨率，数字字能够重用位序列来提供高分辨率和高幅度二者。
图2图示公开的数字锁相环（DPLL）200的框图。
DPLL 200包括被配置成接收参考信号S REF 和反馈信号S FB 的相位频率检测器（PFD）202。PFD 202被配置成确定参考信号S REF 和反馈信号S FB 之间的相位差并且输出与检测到的相位差对应的数字字dw。在一些情况下，PFD 202可以包括被配置成检测相位差的时间到数字转换器（TDC）。数字字dw被提供给可切换滤波元件204，所述可切换滤波元件204被配置成根据两个或更多的不同的滤波分辨率状态来对数字字dw进行滤波以生成驱动数字控制振荡器210的操作的控制字cw。
在一些情况下，可切换滤波元件204包括位移网络206，所述位移网络206被配置成以在两个或更多个不同的滤波分辨率状态之间（例如，在第一滤波分辨率状态和第二滤波分辨率状态之间）切换数字环路滤波器208的操作的方式来对数字字dw内位的位置进行移位（即，改变数字字中位序列的位置）。通过对数字字dw内位的位置进行移位，位移网络206使数字字dw的位隙（bit slot）被用于有低幅度带宽的高分辨率状态（即，将位移位到第一配置）和有高幅度带宽的低分辨率状态（即，将位移位到第二配置）二者。第一和第二滤波分辨率状态具有与其幅度带宽成反比的分辨率。例如，第一滤波分辨率状态可以包括高分辨率和低幅度带宽，而第二滤波分辨率状态可以包括低分辨率和高幅度带宽。
状态机212被配置成控制位移网络206的操作以改变数字环路滤波器208的分辨率状态。在一些情况下，状态机可以依赖于DPLL 200的操作状态来改变分辨率状态。例如，当DPLL 200操作于建立状态时，位移网络206可以以粗分辨率在高幅度下操作数字环路滤波器208（例如，其中数字字的每个位对应于频率值x+n）。当DPLL 200操作于锁定（即，稳定）状态时，位移网络206可以以细分辨率在低幅度下操作数字环路滤波器208（例如，其中数字字的每个位对应于频率值x<x+n）。
通过操作位移网络206来改变数字环路滤波器208的操作，数字环路滤波器208的分辨率能够在低分辨率（在建立状态期间提供快速锁定）和高分辨率（在锁定状态期间满足频谱要求）之间切换，而与传统的DPLL相比减少了数字环路滤波器208用于实现两种分辨率的位数。数字字中位的减少导致电流和模片区的节省。
图3A图示公开的数字锁相环（DPLL）300的框图。
DPLL 300包括相位频率检测器（PFD）302，所述相位频率检测器（PFD）302被配置成接收参考信号S REF 和反馈信号S FB ，并且输出与参考信号S REF 和反馈信号S FB 之间的相位差对应的数字字dw。数字字dw被提供给第一位移元件304。依赖于从控制器312接收到的切换信号S sw ，第一位移元件304被配置成以第一方向选择性地将数字字dw内位的位置移位某一位移值x ，以生成经移位的数字字dw'，所述经移位的数字字dw'被数字环路滤波器306所滤波。通过对数字字dw内位的位置进行移位，数字环路滤波器306的分辨率被调整（例如，依赖于移位的方向而提高或降低）。例如，将具有位值“0101010”的数字字dw向右移位某一位移值x =1生成经移位的数字字dw'“0010101”，从而将数字字的十进制等效值从42改变为21并降低数字环路滤波器306的分辨率。
数字环路滤波器306被配置成对经移位的数字字dw'进行滤波以生成控制字cw。控制字cw被提供给第二位移元件308。依赖于从控制器312接收到的切换信号S sw ，第二位移元件308被配置成以第二方向选择性地将控制字cw内位的位置移位某一位移值x，生成被提供给数字控制振荡器（DCO）的经移位的控制字cw'。
在一些情况下，第一长度修改元件314a被配置成截短（truncate）或拉长经移位的数字字dw'以将数字字中的位数减少或增加等于位移值x 的位数。例如，如果数字字dw被向左移位4个位隙，则长度修改元件314a可以从经移位的数字字dw'中移除4个最高有效位。可替代地，如果数字字dw被向右移位4个位隙，则长度修改元件314a可以从经移位的数字字dw'中移除4个最低有效位。在一些情况下，第二长度修改元件314b被配置成通过拉长或截短控制字来撤销第一位移元件304的截短或拉长以将控制字中的位数增加或减少等于位移值x 的位数。
在一些情况下，如图3A所示，被配置成对数字字dw进行截短的第一长度修改元件314a被连接在第一位移元件304和数字环路滤波器306之间，而被配置成对控制字cw进行拉长的第二长度修改元件314b被连接在数字环路滤波器306和第二位移元件308之间。在其他情况下，被配置成对数字字dw进行拉长的第一长度修改元件314a被连接在PFD 302和第一位移元件304之间，而被配置成对控制字cw进行截短的第二长度修改元件314a被连接在第二位移元件308和DCO 310之间。
在一些情况下，DPLL 300进一步包括连接在控制器312和第二位移元件308之间的延迟元件316。延迟元件316被配置成将延迟引入切换信号S sw ，这考虑（account for）由数字环路滤波器306所引入的延迟。
在一些情况下，数字环路滤波器306包括为操作于锁定状态的DPLL 300优化的高分辨率。在这种情况下，第一位移元件304被配置成当操作于建立状态时选择性地降低数字环路滤波器306的分辨率。因此，在锁定状态期间，第一位移元件304是不活动的并且不对数字字dw进行操作。然而，在建立状态期间，第一位移元件304被激活来对数字字dw进行操作以降低数字环路滤波器306的分辨率。
例如，图3B是示出具有高分辨率的数字环路滤波器306的DPLL 300的操作的表格318。如表格318所示，在建立模式期间，第一位移元件304接收第一数字字dw=“111110100”。第一位移元件304被操作以将数字字dw中的位值向右移位x =4个位置来生成值为“000011111”的经移位的数字字dw'。在一些情况下，第一长度修改元件314a可以将经移位的数字字dw'截短x =4个位置以生成值为“11111”的经移位的数字字dw'，这给数字环路滤波器306提供较低分辨率。数字环路滤波器306对经移位的数字字dw'进行滤波以生成值为“11001”的控制字cw。第二位移元件308被操作以将数字字中的位值向左移位x =4个位置来生成值为“110010000”的经移位的控制字cw'，所述经移位的控制字cw'被提供给DCO 310。
在其他情况下，数字环路滤波器306包括为操作于建立状态的DPLL 300优化的低分辨率。在这种情况下，第一位移元件304被配置成选择性地提高当操作于锁定状态时数字环路滤波器306的分辨率。因此，在建立状态期间，第一位移元件304是不活动的，并且不对数字字dw进行操作。然而，在锁定状态期间，第一位移元件304被激活以对第一数字字dw进行操作来提高数字环路滤波器306的分辨率。
例如，图3C是示出具有低分辨率的数字环路滤波器306的DPLL 300的操作的表格320。如表格320所示，在建立状态期间，第一位移元件304接收第一数字字dw=“000011111”。第一位移元件304被操作以将数字字中的位值向左移位x =4个位置以生成值为“111110000”的经移位的数字字dw'，这为数字环路滤波器306提供了较高分辨率。数字环路滤波器306对经移位的数字字dw'进行滤波以生成值为“110010000”的控制字cw。第二位移元件308被操作以将数字字中的位值向右移位x =4个位置以生成值为“11001”的经移位的控制字cw'。在一些情况下，第二长度修改元件314b可以将经移位的控制字cw'拉长x =4个位置以生成值为“000011001”的经移位的控制字cw'。
图4示出图示输入到数字环路滤波器的数字字402上分辨率改变的影响的图400。在y轴上示出到PLL的数字环路滤波器的输入，并且在x轴上示出时间。
当处于建立状态时，数字环路滤波器接收具有第一值的数字字。数字字的第一值使数字环路滤波器操作于提供第一步长大小S1的第一分辨率404。在时间t1，PLL在建立状态和锁定状态之间转变。在进入锁定状态时，数字字中的位被移位以使数字字具有第二值。数字字的第二值使数字环路滤波器操作于提供第二步长大小S2<S1的第二分辨率406。
通过减小数字字的值，与数字字的每个整数值关联的频率范围被增加，这使数字环路滤波器的分辨率被降低（即，数字字的每个整数对应于较大的频率范围）。例如，与用100数字表示100MHz的相位差（例如，1MHz/整数）相比，用值为10的数字字表示100MHz的相位差可以提供较低的分辨率（例如，10MHz/整数）。可替代地，通过增加数字字的值，与数字字的每个整数值关联的频率范围被降低，这使分辨率被提高（即，数字字的每个整数对应于较小的频率范围）。
图5图示包括被配置成实现分辨率改变的位移元件502和504的数字环路滤波器500的更详细的示例。
如图5所示，数字环路滤波器500包括被配置成设置DPLL的带宽以实现稳定环路设计的环路增益元件518、位移元件502和506、前导滤波器504（lead filter）、和积分器520（integrator）。应该认识到的是，数字环路滤波器500可以进一步包括附加元件（例如，被配置成满足不同通信标准的频谱要求的低通滤波器）。
位移元件502和506被配置成用前导滤波器504将数字字交换，所述前导滤波器504包括有限冲激响应（FIR）滤波器。如图5所示，第一位移元件502可以位于环路增益元件518的下游，并且第二位移元件506可以位于积分器520的上游，以使得环路增益元件518和积分器520在没有位移元件502和506所引入的分辨率改变的情况下操作。FIR滤波器包括被配置成实现接收到的数字字dw'上的滤波器系数f coef 的乘法器508。滤波器系数f coef 被配置成提高开环传递函数中的相位以实现稳定环路。
经由复用器510基于切换信号S sw 的值来切换FIR滤波器的状态。复用器510包括第一输入A和第二输入B。第一输入A连接到乘法器508的输出，而第二输入B连接到附加位移元件514。
复用器510的输出Q被提供到触发器512的D输入，所述触发器512被配置成在求和节点516生成从经位移的数字字dw'中减去的经滤波分量。触发器512被配置成在提供到输入C的时钟信号clk的上升沿捕获D输入的值。捕获到的值是触发器512的输出Q处的输出。由于在触发器512被计时（clock）的时刻捕获D输入上的信号，在D输入上随后的改变被忽略，直到下一个时钟边沿，以使得触发器512存储错误的值。因此，附加位移元件514被配置成将经存储的状态的值移位，以使得复用器510的输入B接收经位移的状态。附加位移元件514由相同的切换信号S sw 控制，所述切换信号S sw 控制第一和第二位移元件502和506。
例如，在第一时间t1，DPLL操作于建立状态并且值为“0”的切换信号S sw （x 1 =0）被提供给第一和第二位移元件502和506。第一位移元件502接收值为“111110100”的数字字dw 1 （例如，具有十进制值500）。由于切换信号S sw （x 1 =0）被设置为“0”，第一位移元件502不对数字字dw 1 内的位进行移位，而是将值为“111110100”的数字字dw 1 '（例如，具有十进制值500）输出到前导滤波器504。
乘法器508接收数字字dw 1 '。滤波系数f coef 使乘法器508输出-50d的值到复用器510的输入A。由于切换信号S sw （x 1 =0）被设置为“0”，复用器510将乘法器508的输出（-50d）提供到触发器512的D输入。由于触发器512在时钟周期期间关闭，其输出0d的值，而不是输出-50d，以使得前导滤波器504生成值为500d的控制字cw 1 。由于切换信号S sw （x 1 =0）被设置为“0”，第二位移元件506不对控制字cw 1 内的位进行移位，以使得经移位的控制字cw 1 '值为500d。
在第二时间t2，DPLL操作于锁定状态并且值为“1”的切换信号S sw （x 2 =1）被提供给第一和第二位移元件502和506。第一位移元件502接收值为“110010000”的数字字dw 2 （例如，具有十进制值400）。由于切换信号S sw （x 2 =1）被设置为“1”，第一位移元件502将数字字dw 2 内的位移位1位，输出值为“1100100”的数字字dw 2 '（例如，具有十进制值200）。
滤波系数f coef 使乘法器508输出-20d的值到复用器510的输入A。由于切换信号S sw （x 2 =1）被设置为“1”，复用器510将附加位移元件514的输出提供到触发器512的D输入。由于触发器512在时钟周期期间关闭，其输出-50d的值（自时间t1），以使得前导滤波器504生成值为150d的控制字cw 2 。由于切换信号S sw （x 2 =1）被设置为“1”，第二位移元件506将控制字cw 2 内的位移位1位，输出值为“1100100”的控制字cw 2 '（例如，具有十进制值300）。
在第三时间t3，DPLL操作于锁定状态并且值为“1”的切换信号S sw （x 3 =1）被提供给第一和第二位移元件502和506。第一位移元件502接收值为“100101100”的数字字dw 3 （例如，具有十进制值300）。由于切换信号S sw （x 3 =1）被设置为“1”，第一位移元件502将数字字dw 3 内的位移位1位，输出值为“010010110”的数字字dw 3 '（例如，具有十进制值200）。
滤波系数f coef 使乘法器508输出-15d的值到复用器510的输入A。由于切换信号S sw （x 3 =1）被设置为“1”，复用器510将附加位移元件514的输出提供到触发器512的D输入。由于触发器512在时钟周期期间关闭，其输出值为-25d（自时间t2），以使得前导滤波器504生成值为125d的控制字cw 3 。由于切换信号S sw （x 3 =1）被设置为“1”，第二位移元件506将控制字cw 3 内的位移位1位，输出值为“1100100”的控制字cw 3 '（例如，具有十进制值250）。
图6图示公开的数字锁相环（DPLL）600的可替代示例。
如DPLL 600所示，包括乘法单元604的第一位移元件位于数字环路滤波器606的上游，并且包括除法单元608的第二位移元件位于数字环路滤波器606的下游。乘法单元604被配置成将从PFD 602输出的数字字dw乘以以第一方向对数字字dw的位进行移位的乘法因数m1。例如，乘法单元604可以将dw=“1010”乘以乘法因数m1 =“10”以得到数字字dw'=“10100”。除法单元608被配置成将从数字环路滤波器606输出的控制字cw除以以第二方向对控制字cw的位进行移位的除法因数d1，所述第二方向与第一方向相反。例如，除法单元608可以将控制字cw=“10100”除以除法因数d1=“10”以得到控制字cw'=“1010”，所述控制字cw'被提供到DCO 610。
应该认识到的是，可以基于数字环路滤波器606的分辨率来选择乘法单元604和除法单元608的位置。例如，为了提高数字环路滤波器606的分辨率，乘法单元604位于数字环路滤波器606的上游并且除法单元608位于数字环路滤波器606的下游，如上所述。可替代地，为了降低数字环路滤波器606的分辨率，除法单元608位于数字环路滤波器606的上游，并且乘法单元604位于数字环路滤波器606的下游。
在一些情况下，DPLL 600可以进一步包括被配置成检测何时DPLL 600已经到达锁定状态的锁定检测器块612。锁定检测器块612被配置成将信号S locked 提供到控制器618，这使控制器618输出控制第一和第二位移元件的操作的切换信号S sw 。
在一些情况下，锁定检测块612可以包括测量元件614和比较元件616。测量元件614被配置成测量参考信号S REF 和反馈信号S FB 之间的相位差，并且将该相位差提供到比较元件616。比较元件616被配置成将相位差与预定阈值VTH作比较。如果相位差违反预定阈值VTH，则比较元件616将信号S locked 输出到控制器618，这使控制器618改变切换信号S sw 的值。例如，在一些情况下，控制器618被配置成如果相位差落到预定阈值VTH之下，则从建立状态切换到锁定状态。在各种示例中，测量元件614可以测量数字环路滤波器606之前或之后或者来自反馈环路的相位差。在一些示例中，测量元件614可以包括PFD 602。
在一些情况下，DPLL 600可以进一步包括位于反馈路径内的分频器620。在一些实施例中，分频器620可以包括与MASH调制器结合的多模分频器。分频器620被配置成对从DCO610输出的输出信号S out 进行分频。本领域普通技术人员应该认识到通过对从DCO 610输出的输出信号S out 进行分频，输出信号的频率（N * f R ）能够改变为参考信号频率f R 的倍数。
在图7中图示公开的数字锁相环（DPLL）700的可替代示例。
DPLL 700包括控制器，所述控制器包括具有定时器714的处理器712，所述定时器714被配置成控制提供到第一和第二位移元件702和706以及数字环路滤波器704的切换信号S sw 的值。定时器714被配置成在基本等于DPLL 700执行建立的时间的预定时间量内将切换信号S sw 设置为与第一分辨率对应的第一值。在预定时间量过去之后，定时器714被配置成将切换信号S sw 的值变为与第二分辨率对应的第二值，所述第二分辨率高于第一分辨率。
在一些示例中，定时器714包括计数器716和比较元件718。计数器716被配置成增加其值并且将其值提供给比较元件718，所述比较元件718被配置成将所述值与预定阈值VTH进行比较。如果所述值违反预定阈值VTH，则一定数量的时钟周期已经通过计数器716，并且处理器712改变切换信号S sw 的状态。
图8是用于改变数字锁相环内数字环路滤波器的分辨率的示例性方法800的流程图。
尽管公开的方法800被在下文中被图示和描述为一系列动作或事件，应该认识到的是，不以限制的方式解释此类动作或事件的图示的次序。例如，一些动作可以以不同的次序发生和/或与除本文描述和/或说明的动作或事件之外的其他动作或事件同时发生。此外，可能不是所有的说明的动作都被需要来实现本文描述的一个或多个方面。进一步地，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中被执行。
在802处，接收参考信号。参考信号包括第一相位。
在804处，接收反馈信号。反馈信号包括第二相位。
在806处，确定参考信号和反馈信号之间的相位差并且生成数字字。数字字与相位差成比例。
在808处，以第一方向选择性地将数字字的位移位某一位移值。以第一方向对数字字的位进行移位调整（例如，提高或降低）数字环路滤波器的分辨率。
在810处，经移位的数字字可以被截短以将数字字中的位数减少等于位移值的数量。
在812处，将经移位的数字字提供给数字环路滤波器。数字环路滤波器对经移位的数字字进行滤波以生成控制字。
在814处，控制字可以被拉长以将控制字中的位数增加等于位移值的数量。
在816处，以与第一方向相反的第二方向选择性地将控制字的位移位该位移值。
在818处，将经移位的控制字提供给数字控制振荡器以生成输出信号和反馈信号。方法800可以被迭代地执行，其中参考信号和在814处生成的反馈信号之间的相位差被确定（在806处）。通过迭代地执行方法800，方法可以从建立状态转变为锁定状态，在建立状态中所述方法尝试将反馈信号的相位锁定到输入信号的相位，在锁定状态中所述方法尝试保持等于输入信号的相位的反馈信号的相位。
尽管本公开已经关于一个或多个实现方式而被示出和描述，基于对本说明书和附图的阅读和理解，本领域技术人员将会想到等价替代和修改。此外，应该认识到的是诸如“第一”和“第二”之类的标识符不意味着相对于其他元件的任何类型的次序或位置；而是“第一”和“第二”及其他类似的标识符仅仅是通用标识符。此外，应该认识到，术语“耦合”包括直接和间接耦合。本公开包括所有此类修改和替代并且只由下述权利要求的范围所限制。尤其关于由上述组件（例如，元件和/或资源）所执行的各种功能，用于描述此类组件的术语除另有所指外意在与执行所述组件的规定功能的任何组件对应（例如，功能上等价），即使不是结构上等价于执行本公开的在此图示的示例性实现方式中的功能的公开的结构。此外，尽管本公开的特定特征已经关于多个实现方式中的仅仅一个被公开，此类特征可以与所期望和对任何给定或特定应用有利的其他实现方式的一个或多个其他特征结合。此外，在本说明书和附加的权利要求中使用的冠词“一”和“一个”被解释为意为“一个或多个”。
此外，在这个意义上术语“包括”、“具有”、“含有”、“带有”、或其变形用于详细描述或权利要求中，此类术语以类似于术语“包含”的方式意味着包容。

Claims (16)

1.一种数字锁相环(DPLL)，包括：
相位频率检测器，被配置成确定参考信号和反馈信号之间的相位差，以及将所述相位差转换成数字字；
数字环路滤波器，被配置成对数字字进行滤波以生成控制字；
位移网络，被配置成以在两个或更多个不同的分辨率状态之间切换数字环路滤波器的分辨率的方式来修改数字字，所述两个或更多个不同的分辨率状态包括位于数字字中不同位置的位序列；以及
数字控制振荡器(DCO)，用于接收控制字以及基于所述控制字来改变反馈信号的相位。
2.如权利要求1所述的DPLL，其中所述位移网络包括：
第一位移元件，位于数字环路滤波器的上游并且被配置成选择性地以第一方向将数字字内位的位置移位一位移值；以及
第二位移元件，位于所述数字环路滤波器的下游并且被配置成选择性地以第二方向将数字字内位的位置移位该位移值，所述第二方向与第一方向相反。
3.如权利要求2所述的DPLL，
其中所述第一位移元件被配置成通过以第一方向对数字字内位的位置进行移位而选择性地将数字环路滤波器的分辨率从第一分辨率降低到第二分辨率。
4.如权利要求3所述的DPLL，进一步包括：
截短元件，被配置成将经移位的数字字截短以将经移位的数字字中的位数减少等于该位移值的数量。
5.如权利要求2所述的DPLL，进一步包括：
其中所述第一位移元件被配置成通过以第一方向对数字字内位的位置进行移位而选择性地将数字环路滤波器的分辨率从第一分辨率提高到第二分辨率。
6.如权利要求2所述的DPLL，进一步包括：
控制器，被配置成生成切换信号，当数字锁相环从建立状态转变为稳定状态时，所述切换信号选择性地切换数字环路滤波器的分辨率。
7.如权利要求6所述的DPLL，
延迟元件，连接在控制器和第二位移元件之间并且被配置成将延迟引入切换信号，这考虑数字环路滤波器的延迟。
8.如权利要求2所述的DPLL，
其中所述第一位移元件包括乘法单元，所述乘法单元被配置成将数字字乘以以第一方向对数字字内位的位置进行移位的乘法因数；以及
其中所述第二位移元件包括除法单元，所述除法单元被配置成将数字字除以以第二方向对数字字内位的位置进行移位的除法因数。
9.如权利要求1所述的DPLL，其中所述数字环路滤波器包括：
具有与D触发器串联连接的复用器的前导滤波器，其中所述复用器包括连接到第一位移元件的输出的第一输入，以及连接到附加位移元件的第二输入，所述附加位移元件连接到D触发器的输出。
10.一种数字锁相环(DPLL)，包括：
相位频率检测器，被配置成确定参考信号和反馈信号之间的相位差，以及将所述相位差转换为数字字；
第一位移元件，被配置成以第一方向选择性地将数字字内位的位置移位一位移值；
数字环路滤波器，被配置成对从第一位移元件输出的数字字进行滤波以生成控制字；
第二位移元件，被配置成以第二方向选择性地将控制字内位的位置移位所述位移值，所述第二方向与第一方向相反；
数字控制振荡器(DCO)，基于从第二位移元件输出的控制字来改变反馈信号的相位；以及
控制器，被配置成生成切换信号，当DPLL从建立状态转变成锁定状态时，所述切换信号选择性地切换数字环路滤波器的分辨率。
11.如权利要求10所述的DPLL，
其中所述第一位移元件被配置成通过以第一方向对数字字内位的位置进行移位而选择性地将数字环路滤波器的分辨率从第一分辨率降低到第二分辨率。
12.如权利要求10所述的DPLL，
其中所述第一位移元件被配置成通过以第一方向对数字字内位的位置进行移位而选择性地将数字环路滤波器的分辨率从第一分辨率提高到第二分辨率。
13.一种改变数字锁相环内的数字环路滤波器的分辨率的方法，包括：
接收参考信号；
接收反馈信号；
确定参考信号和反馈信号之间的相位差，并且生成与所述相位差成比例的数字字；
选择性地以第一方向将数字字内位的位置移位一位移值以生成经移位的数字字；
将经移位的数字字提供给数字环路滤波器以生成控制字；以及
选择性地以与第一方向相反的第二方向将控制字内位的位置移位该位移值以生成经移位的控制字。
14.如权利要求13所述的方法，
其中选择性地以第一方向对数字字内位的位置进行移位将数字环路滤波器的分辨率从第一分辨率降低为第二分辨率。
15.如权利要求13所述的方法，
其中选择性地以第一方向对数字字内位的位置进行移位将数字环路滤波器的分辨率从第一分辨率提高到第二分辨率。
16.如权利要求13所述的方法，进一步包括：
对经移位的数字字进行截短以将经移位的数字字中的位数减少等于该位移值的数量。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016153653A1 (en) * 2015-03-23 2016-09-29 Microsemi SoC Corporation Hybrid phase locked loop having wide locking range
US9548747B2 (en) 2015-05-15 2017-01-17 Intel Corporation Glitch-free digitally controlled oscillator code update
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
US10200070B2 (en) * 2017-01-13 2019-02-05 Cypress Semiconductor Corporation Spur cancellation system for modems
JP2019129496A (ja) 2018-01-26 2019-08-01 株式会社東芝 送信装置及び制御方法
CN115580298A (zh) * 2021-06-21 2023-01-06 深圳市中兴微电子技术有限公司 时钟切换方法、装置、电子设备和可读存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW541799B (en) * 2001-05-24 2003-07-11 Nec Electronics Corp Clock-control circuit
CN1770633A (zh) * 2004-10-26 2006-05-10 大唐移动通信设备有限公司 时钟锁相环及时钟锁相的控制方法
CN101494456A (zh) * 2008-01-25 2009-07-29 奇景光电股份有限公司 延迟锁定回路以及时钟信号锁定方法
CN101958711A (zh) * 2010-08-05 2011-01-26 香港应用科技研究院有限公司 具有抖动脉宽调制控制器的数字锁相系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7498890B2 (en) 2005-10-19 2009-03-03 Texas Instruments Incorporated Continuous reversible gear shifting mechanism
US8115525B2 (en) * 2008-12-02 2012-02-14 Electronics And Telecommunications Research Institute Frequency synthesizer
KR101231743B1 (ko) * 2009-04-24 2013-02-08 한국전자통신연구원 디지털 락 검출장치 및 이를 포함하는 주파수 합성기
KR101737808B1 (ko) * 2010-12-23 2017-05-19 연세대학교 산학협력단 동작 환경에 둔감한 지터 특성을 가지는 디지털 위상고정루프
US8508266B2 (en) * 2011-06-30 2013-08-13 Broadcom Corporation Digital phase locked loop circuits with multiple digital feedback loops
US9379729B2 (en) * 2011-12-28 2016-06-28 St-Ericsson Sa Resistive/residue charge-to-digital timer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW541799B (en) * 2001-05-24 2003-07-11 Nec Electronics Corp Clock-control circuit
CN1770633A (zh) * 2004-10-26 2006-05-10 大唐移动通信设备有限公司 时钟锁相环及时钟锁相的控制方法
CN101494456A (zh) * 2008-01-25 2009-07-29 奇景光电股份有限公司 延迟锁定回路以及时钟信号锁定方法
CN101958711A (zh) * 2010-08-05 2011-01-26 香港应用科技研究院有限公司 具有抖动脉宽调制控制器的数字锁相系统

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