CN1983815B - 一种延时锁定环电路 - Google Patents
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Abstract
本发明公开了一种延时锁定环电路，它具有较高逻辑控制准确性和快速响应特性，并可以抑制由于电源波动和传输线干扰给信号质量带来的影响。该电路主要是在信号通路中插入独立的双回路(信号相位锁定环路和信号周期锁定环路)采样环路结构，利用3重信号采样方法对时钟/数据信号分别进行信号相位(迟早逻辑判断)采样/检测和信号周期(窄宽逻辑判断)采样/检测，如果判断存在偏差，通过电压控制延迟线，改变3重采样点之间的相位和间距，重新分别对信号相位和周期进行采样，直到最终锁定信号相位和周期。
Description
技术领域
本发明涉及一种信号采样电路，尤其涉及一种延时锁定环电路。
背景技术
在很多微电子应用特别是高速通信系统中，信号质量越来越取决于时钟系统的性能。锁相环PLL和延迟锁定环DLL能够满足系统的低相位漂移特性或者低相位误差要求，被广泛用于通信系统中的FM解调、数字通信的频率合成以及低信噪比情况下的载波恢复等等。
锁相环PLL基本部件：鉴相器PD、环路滤波器LPF和压控振荡器VCO；如图1所示。通过比较输入信号和压控振荡器输出信号之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频锁定。然而，PLL的压控振荡器可能会引起系统不稳定并产生累积的相位误差，这会降低PLL的锁相能力。
延迟锁定环DLL由压控延迟线和控制逻辑电路组成，不需要类似VCO的内部反馈回路，如图2所示。DLL通过在输入信号时钟和输出时钟之间插入压控延时线，延时线的控制电压由控制逻辑产生，达到锁定输入时钟的目的。因此，DLL可以避免累积的相位误差。然而，由于DLL采用了压控延时线，DLL锁定的延时量必须是一个周期的时钟，为了避免锁定非1周期的时钟，DLL需要利用复杂的控制逻辑电路来判断是否锁定正确，这会影响系统的响应特性和指标。
发明内容
本发明所要解决的技术问题是提供一种延时锁定环电路，它具有较高逻辑控制准确性和快速响应特性，并可以抑制由于电源波动和传输线干扰给信号质量带来的影响。
为了解决以上技术问题，本发明提供了一种延时锁定环电路，它位于信号传输通路中，它包括：一个参考时钟，该时钟采用三个采样点进行表示，左右采样点分别表示参考时钟信号的一个周期的上升和下降沿，中间采样点为参考时钟信号一个周期的中间点；一个信号采样电路，它将参考时钟的三个采样点和实际数据时钟信号进行比较，判定三个采样点是否在实际数据时钟信号的同一个时钟周期，并且左右采样点的间距是否等于实际数据时钟信号的时钟周期，如果同时满足以上两个条件，则相位锁定，否则将比较结果分别输出到信号相位锁定环路和信号周期锁定环路；一个信号相位锁定环路，它对来自所述信号采样电路的信号进行判断，判断三个采样点是否在实际数据时钟信号的同一个时钟周期，如果左采样点与中间和右采样点不在同一个时钟周期或右采样点与中间和左采样点不在同一个时钟周期，则分别给出UP/DOWN信号调整参考信号的三个采样点间距，使三个采样点处于实际数据时钟信号的同一个时钟周期；一个信号周期锁定环路，它对来自所述信号采样电路的信号进行判断，判断左右采样点的间距是否等于实际数据时钟信号的一个时钟周期，如果大于或小于一个时 钟周期，则分别给出UP/DOWN信号调整参考信号的三个采样点间距，使左右采样点间距等于实际数据时钟信号的一个时钟周期。
所述的信号相位锁定环路包括迟早逻辑电路、电流泵、滤波电路、压控延时线电路，所述的迟早判定电路对来自所述信号采样电路的信号进行判断，判断三个采样点是否在实际数据时钟信号的同一个时钟周期，如果左采样点与中间和右采样点不在同一个时钟周期或右采样点与中间和左采样点不在同一个时钟周期，则给所述电流泵一个UP/DOWN信号，使电流泵调整电压，然后通过滤波电路，将调整后的电压输入到压控延时线电路，而压控延时线电路调整参考信号的三个采样点的时序，使三个采样点处于实际数据时钟信号的同一个时钟周期内。
所述的信号周期锁定环路包括宽窄判定电路、电流泵、滤波电路、压控延时线电路，所述的宽窄逻辑电路对来自所述信号采样电路的信号进行判断，判断左右采样点的间距是否等于实际数据时钟信号的一个时钟周期，如果大于或小于一个时钟周期，则给所述电流泵一个UP/DOWN信号，使电流泵调整电压，然后通过滤波电路，将调整后的电压输入到压控延时线电路，而压控延时线电路调整参考信号的三个采样点的间距，使左右采样点间距等于实际数据时钟信号的一个时钟周期。
因为本发明在信号通路中插入了独立的双回路(信号相位锁定环路和信号周期锁定环路)采样环路结构，利用3重信号采样方法(就是采用三个采样点)通过信号相位锁定环路对时钟/数据信号进行信 号相位调整和通过信号周期锁定环路对时钟/数据信号进行信号周期调整，如果判断存在偏差，通过压控延迟线电路，改变3重采样点之间的相位和间距，重新分别对信号相位和周期进行采样，直到最终锁定信号相位和周期。这样通过两个独立的回路实现了较高逻辑控制准确性，并且这两个回路为独立回路同时工作，这样缩短了响应时间，提高了快速响应特性，另外由于本发明通过采样比较，这样可以抑制由于信号通路中的电源波动和传输线干扰给信号质量带来的影响。
附图说明
下面结合附图和具体实施方式对本发明进一步说明。
图1是典型锁相环PLL结构；
图2是典型延时锁定环DLL结构；
图3是本发明全差分双回路延时锁定环电路；
图4是本发明3重信号采样及逻辑判断电路；
图5是本发明的相位逻辑判断示意图；
图6是本发明的周期逻辑判断示意图；
图7是本发明的锁定时钟仿真曲线图。
具体实施方式
本发明采用的技术解决方案是一种全差分双回路延时锁定环的结构，通过3重信号采样及逻辑判断电路和电压控制延时线(VoltageControlled Delay Lines)和差分电流泵(Differential Charge Pump)保证信号完整性。
具体方法是在信号通路中插入独立的双回路(信号相位锁定环路 和信号周期锁定环路)采样环路结构，利用3重信号采样方法对时钟/数据信号分别进行信号相位(迟早逻辑判断)采样/检测和信号周期(窄宽逻辑判断)采样/检测，如果判断存在偏差，通过电压控制延迟线，改变3重采样点之间的相位和间距，重新分别对信号相位和周期进行采样，直到最终锁定信号相位和周期。
如图3所示，它是本发明全差分双回路延时锁定环电路。它包含串联连接方式的信号相位锁定环路和信号周期锁定环路。在图中所示信号通路中，信号相位锁定环路包括3重信号采样及逻辑判断电路、电流泵1、滤波回路1和压控延迟线电路1。信号相位锁定环路首先通过3重采样及逻辑判断电路对信号进行采样，并判断3重采样点是否处在同一时钟周期里，如果3重采样点不处在同一信号时钟里，通过迟早逻辑(Early/Late)电路判断，产生左右采样点的UP/DOWN信号控制电流泵1的输出电压，通过滤波回路1，改变压控延迟线1，使得3重采样点回到同一时钟里面。
图3中的信号周期锁定环路包括3重信号采样及逻辑判断电路、电流泵2、滤波回路2和压控延迟线电路2。同时，信号周期锁定环路判断3重采样点之间的间距是否等于一个信号时钟周期，如果3重采样点中左右采样点间距不等于信号时钟周期，通过窄宽(Narrow/Wide)逻辑电路判断，产生UP/DOWN信号控制电流泵2的输出电压，通过滤波回路2，改变压控延迟线2，使得3重采样点中左右采样点之间间距等于一个时钟周期。
如图5、6，它们分别是本发明的相位和周期逻辑判断示意图。 相位逻辑判断的判断具体过程如下：如果3个采样点不处在同一信号时钟里，如图5a所示，左采样点(L_CLK)在另外一个时钟里，通过迟早逻辑电路判断，产生左采样点控制信号改变电流泵1的输出电压，通过滤波回路1，改变压控延迟线1，使得左采样点回到同一时钟里面；如图5b所示，右采样点(R_CLK)在另外一个时钟里，通过迟早逻辑电路判断，产生右采样点控制信号改变电流泵1的输出电压，通过滤波回路1，改变压控延迟线1，使得右采样点回到同一时钟里面；如果左采样点(L_CLK)、右采样点(R_CLK)和中间采样点(D_CLK)3个采样点恰好处在同一信号时钟里，就不产生Up控制信号。
同样道理，周期逻辑判断的具体过程如下：如图6a所示，此时左右采样点的间距小于一个信号时钟周期，通过窄宽逻辑电路判断，产生UP信号控制电流泵2的输出电压，通过滤波回路2，改变压控延迟线2，使得3重采样点之间间距扩大，一直扩大到等于一个时钟周期，如图6b所示；同样道理，当左右采样点的间距大于一个信号时钟周期时，通过窄宽逻辑电路判断，产生DOWN信号控制电流泵2的输出电压，通过滤波回路2，改变压控延迟线2，使得3重采样点左右采样点之间间距缩小，一直缩小到等于一个时钟周期。
这样经过上述2个回路的3重信号采样点的调整过程，最终，全差分双回路延时锁定环锁定了一个信号时钟周期。
如图4所示，它是本发明的3重信号采样及逻辑判断电路，其中包括了窄宽逻辑判断和迟早逻辑判断。它具体包括五个差分D触发器 电路、二个异或门1、2和一个或门。其中三个差分D触发器电路分别在三个采样点下对输入信号时钟进行采样，然后将中间采样点获得的结果分别和另两个采样点下的结果通过2个异或门进行异或逻辑，判断左右采样点和中间采样点之间的相位关系，然后分别通过2个D触发器对电流泵进行控制。如果3个采样点在同一信号时钟里，异或门1和2的输出全为0，电流泵1的左右采样点控制都是Down动作，同时，或门的输出为0，电流泵2的Down控制动作；如果3个采样点分别在不同信号时钟里，异或门1和2的输出则全为1，电流泵1的左右采样点控制都是Up动作，同时，或门的输出为1，电流泵2的Up控制动作；如果左采样点在另外一个信号时钟，异或门1的结果为1，电流泵1的左采样点控制的Up动作，或门的输出为1，电流泵2的Down控制动作；如果右采样点在另外一个信号时钟，异或门2的结果为1，电流泵1的右采样点控制的Up动作，或门的输出为1，电流泵2的Down控制动作。
其控制真值表如表1所示，其中，1表示动作信号，0表示不动作，比如Up对应值为0，则表示没有Up动作信号，如果对应值为1，则表示有Up动作信号。
表1.
| 左采样点在另一个 时钟 | 1 | 0 | 0 | 1 | 1 | 0 |
| 右采样点在另一个 时钟 | 0 | 1 | 1 | 0 | 1 | 0 |
如图7所示，它是本发明的锁定时钟仿真曲线图。它是采用台积电TSMC 0.18微米CMOS工艺设计的本发明全差分双回路延时锁定环电路(如图3所示)，并运用Cadence公司的Spectre工具对整个电路进行了仿真，波形如图7。通过仿真获得了满意的结果，工艺参数如表2所示，系统信号时钟为2.5吉赫兹，数据速率为5吉比特/秒，DLL锁定时间小于360纳秒。
表2
| 工艺 | 0.18微米CMOS |
| 电源 | 2V |
| 功耗 | 27微瓦 |
| 面积 | 200微米x320微米 |
| 数据速率 | 5吉比特/秒 |
| DLL T-LOOP锁定时间 | ＜60纳秒 |
| DLL EM-LOOP锁定时间 | ＜300纳秒 |
Claims (4)
1.一种延时锁定环电路，它位于信号传输通路中，其特征在于，它包括：
一个信号采样电路，它根据参考时钟，建立三个采样点，左右采样点分别表示参考时钟信号的一个周期的上升和下降沿，中间采样点为参考时钟信号一个周期的中间点，然后将三个采样点和实际数据时钟信号进行比较，判定三个采样点是否在实际数据时钟信号的同一个时钟周期，并且左右采样点的间距是否等于实际数据时钟信号的时钟周期，如果同时满足以上两个条件，则相位锁定，否则将比较结果分别输出到信号相位锁定环路和信号周期锁定环路；
一个信号相位锁定环路，它对来自所述信号采样电路的信号进行判断，判断三个采样点是否在实际数据时钟信号的同一个时钟周期，如果左采样点与中间和右采样点不在同一个时钟周期或右采样点与中间和左采样点不在同一个时钟周期，则给出信号调整参考信号的三个采样点间距，使三个采样点处于实际数据时钟信号的同一个时钟周期；
一个信号周期锁定环路，它对来自所述信号采样电路的信号进行判断，判断左右采样点的间距是否等于实际数据时钟信号的一个时钟周期，如果大于或小于一个时钟周期，则给出信号调整参考信号的三个采样点间距，使左右采样点间距等于实际数据时钟信号的一个时钟周期。
2.如权利要求1所述的延时锁定环电路，其特征在于，所述信号相位锁定环路包括3重采样及逻辑判断电路、电流泵一、滤波回路一和压控延迟线电路一；所述信号周期锁定环路包括3重采样及逻辑判断电路、电流泵二、滤波回路二和压控延迟线电路二；所述的3重信号采样及逻辑判断电路包括五个差分D触发器电路、二个异或门和一个或门，其中三个差分D触发器电路分别在三个采样点下对输入信号时钟进行采样，然后将中间采样点获得的结果分别和另两个采样点下的结果通过二个异或门进行异或逻辑，判断左右采样点和中间采样点之间相位关系，再分别通过二个差分D触发器对电流泵一或电流泵二进行控制。
3.如权利要求2所述的延时锁定环电路，其特征在于，所述的信号相位锁定环路包括迟早逻辑电路、电流泵、滤波电路、压控延时线电路，所述的迟早逻辑电路对来自所述信号采样电路的信号进行判断，判断三个采样点是否在实际数据时钟信号的同一个时钟周期，如果左采样点与中间和右采样点不在同一个时钟周期或右采样点与中间和左采样点不在同一个时钟周期，则给所述电流泵一个信号，使电流泵调整电压，然后通过滤波电路，将调整后的电压输入到压控延时线电路，而压控延时线电路调整参考信号的三个采样点的时序，使三个采样点处于实际数据时钟信号的同一个时钟周期内。
4.如权利要求1所述的延时锁定环电路，其特征在于，所述的信号周期锁定环路包括宽窄逻辑电路、电流泵、滤波电路、压控延时线电路，所述的宽窄逻辑电路对来自所述信号采样电路的信号进行判断，判断左右采样点的间距是否等于实际数据时钟信号的一个时钟周期，如果大于或小于一个时钟周期，则给所述电流泵一个信号，使电流泵调整电压，然后通过滤波电路，将调整后的电压输入到压控延时线电路，而压控延时线电路调整参考信号的三个采样点的间距，使左右采样点间距等于实际数据时钟信号的一个时钟周期。
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