CN101789784B - 用于延时锁定环的可配置鉴相器 - Google Patents

Abstract

本发明涉及用于延时锁定环的可配置鉴相器，包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块，通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，实现了细调、粗调的可控制性，同时由于内嵌配置SRAM控制不同的细调启动时刻，使用过程中无需对硬件结构做改变，只需根据要求改变SRAM中的码流，即可调整环路锁定时间，此外超前滞后信号产生单元由两个D触发器及三个RS触发器组成，采样两个输入时钟沿信号并输出二者是超前还是滞后，细调信号产生单元由一个与非门和两个脉冲产生电路组成，用于判断两个时钟相位差是否达到所设定的细调范围，通过控制产生脉冲的宽度，控制细调启动时间。

Description

用于延时锁定环的可配置鉴相器

技术领域

本发明涉及鉴相器电路，尤其是涉及一种用于延时锁定环的可配置鉴相器。 

背景技术

随着FPGA尺寸和密度增加，设计工艺向深亚微米或纳米进军，芯片上时钟的分布质量变得越来越重要，时钟相位差和时钟延时成为影响芯片性能的关键因素之一。在大规模、高速现场集成设计中，时钟网络上分支数目越来越多，用传统的时钟树方法，在各个分支中间用缓冲器的大小来调整各分支上的时钟延时，以减小时钟相位差和时钟延时变得十分困难。锁相环技术为FPGA电路中时钟管理存在的问题开辟了新的方向，锁相环技术包括延时锁定环DLL(Delay-Locked Loop)和相位锁定环PLL(Phase-Locked Loop)，用于驱动全局时钟，全局时钟分布网络根据不同的负载将时钟相位差最小化，并有效消除设备内从外部输入端口到时钟负载之间的延迟，主要用来提供零传播延时、低时钟相位差和高级时钟区域控制。除此之外，还可以实现时钟的倍频、分频输出等功能，生成稳定的延迟或多相位时钟，特别是高频应用中，可以简化FPGA的设计。鉴相器作为锁相环电路的一个重要组成部分，主要用于判定参考时钟和反馈时钟之间的相位差，并在两个时钟同步时，输出锁定信号，其性能对整个锁相环的性能起着至关重要的作用。 

常见的鉴相器可以分为数字鉴相器和模拟鉴相器两种，模拟鉴相器的系统传递函数有两个或多个极点，响应时间较长，构成的系统稳定性差，且该实现占用较大的芯片面积，在主流设计中已很少使用。数字鉴相器是一个单极系统，在稳定性和响应时间上都存在优势。广泛使用数字鉴相器有：异或门鉴相器、经典超前滞后鉴相器、Hogge鉴相器，Meghelli鉴相器等，如图1中所示，左图为异或门鉴相器基本原理图，右图为经典超前滞后鉴相器原理图。左图所示 的是异或门鉴相器，由一个两输入异或门组成，异或门的两端分别输入参考时钟和反馈时钟，那么异或门的会以脉冲形式输出两个时钟的相位差信息。这种方法设计简单，占用的芯片面积较小，对上升沿和下降沿都产生表示相位差信息的脉冲信号。利用输出信号的直流分量与参考时钟和反馈信号的相位差成线性正比的特性工作，但当相位差为90°时，输出信号的高电平时间和低电平时间相等，输出信号的直流分量为0，该鉴相器失效。 

右图所示的是经典的超前滞后鉴相器，该鉴相器广泛应用雨电荷泵锁相环中，这种方法利用D触发器的沿采样特性，对输入信号占空比不再有限制。输出信号UP和DOWN分别表示反馈时钟和参考时钟之间相位的超前和滞后关系，使鉴相器更方便灵活地与后续电荷泵(CP)通信。但是当两个输入时钟信号的上升沿脉冲达到频率接近时，鉴相器的两个输出均为低，电荷泵处于高阻态。若此时相位差发生轻微变化，由于电路存在延迟，鉴相器不能立即对此做出响应，因此电荷泵仍处于高阻态，即所谓的鉴相死区。 

目前的研究都没有解决的问题是：不同的设计对鉴相器的精度要求不同，而鉴相精度、环路锁定时间与延时单元精度相互制约，高的鉴相精度必然需要高的延时单元精度，也必然导致长的环路锁定时间，这样，对于不需要高的鉴相精度的设计而言，可以优先考虑短的环路锁定时间，也可以降低延时单元的设计难度。另外，对于非理想鉴相器，不正确的相位差信息，可能导致在锁相环电路输出信号中产生时钟周期与周期之间的抖动。数字鉴相器在零相位差附近的一个区域中可能呈现较低增益或零增益，该低增益区通常被称为死区，死区问题的存在极大地限制了鉴相器的性能，早期的设计者通过有意地引入一个相位差，使鉴相器不工作在零相位差附近区域来解决鉴相死区问题，虽然该方法也有效，但会在锁相环频率综合器的输出产生噪声。 

发明内容

本发明的目的在于克服现有技术的上述不足，提供一种用于延时锁定环的可配置鉴相器，可以通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，以动态调整环路锁定时间，实现了细调、粗调的可控制性，节约了资源并提高了效率。 

本发明的上述目的是通过如下技术方案予以实现的： 

用于延时锁定环的可配置鉴相器，包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块，其中： 

配置SRAM：用于接收并存储外部输入的控制数据并输出给整体复位模块和细调范围鉴别信号产生模块，其中输出给整体复位模块的控制数据，用于判断输入整体复位模块中的全局复位信号高电平有效或低电平有效，输出给细调范围鉴别信号产生模块的控制数据，用于设定细调范围鉴别信号产生模块中的细调鉴别范围； 

整体复位模块：用于接收配置SRAM输入的控制数据、外部输入的参考时钟信号与全局复位信号，判断全局复位信号高电平有效或低电平有效，并产生一个整体复位信号分别输出给超前滞后信号产生模块和细调范围鉴别信号产生模块； 

细调范围鉴别信号产生模块：用于接收配置SRAM输入的控制数据和整体复位模块输入的整体复位信号、外部输入的参考时钟信号和反馈时钟信号，判断反馈时钟信号和参考时钟信号的相位差是否达到配置SRAM设定的细调鉴别范围，若达到所述鉴别范围，则将细调指令输出给外部调整装置启动细调机制； 

超前滞后信号产生模块：用于接收整体复位模块输入的整体复位信号、外部输入的参考时钟信号和反馈时钟信号，判断反馈时钟超前还是滞后于参考时钟，并将作为判断结果的超前滞后指示信号输出给外部调整装置。 

在上述用于延时锁定环的可配置鉴相器中，整体复位模块由一个2选1多路器、三个D触发器和一个RS触发器组成，其中2选1多路器分别与三个D触发器和一个RS触发器连接，第一D触发器的输出端Q连接到第二D触发器的输入端D、第二D触发器的输出端Q连接第三D触发器的输入端D，第三D触发器的输出端Q经RS触发器后连接第一D触发器的输入端D。 

在上述用于延时锁定环的可配置鉴相器中，超前滞后信号产生模块由两个D触发器和三个RS触发器组成，其中第四D触发器时钟输入端接收反馈时钟信号，第五D触发器时钟输入端接收参考时钟信号，高电平VDD施加在第四D触发器与第五D触发器的D端，当参考时钟信号或反馈时钟信号上升沿到来时，第四D触发器或第五D触发器输出高电平，并且第四D触发器的输出经第一与门处理后输入到第二RS触发器的S端、第五D触发器的输出经第二与门处理后输入到第二RS触发器的R端，第一RS触发器的输出Q、～Q分别输入到第三RS触发器和第四RS触发器的R端，整体复位模块输出的整体复位信号分别输出给第四D触发器与第五D触发器的R端，及第三RS触发器和第四RS触发器的S端，第三RS触发器和第四RS触发器的Q端均输出超前滞后指示信号。 

在上述用于延时锁定环的可配置鉴相器中，细调范围鉴别信号模块由两个脉冲产生电路和一个与非门组成，两个脉冲产生电路分别接收参考时钟信号和反馈时钟信号，在其上升沿处产生窄脉冲，所述两个窄脉冲输入到一个与非门，如果两个时钟信号的相位差达到细调鉴别范围，所述脉冲产生电路的输出脉冲会存在重叠部分，经与非门后，输出脉冲信号，即输出细调指令，若与非门输出恒定高电平，即没有细调指令输出。 

在上述用于延时锁定环的可配置鉴相器中，脉冲产生电路由一条延时链、一个反相器和一个三输入与非门构成，输入时钟信号连接到延时链的输入端，产生延时信号，三输入与非门的一端连接set信号，用于控制脉冲产生电路的工作与否，另外两端分别连接输入时钟信号和其延时信号的反相信号，当set信号有效时，对输入时钟信号与其延时信号的反相信号做与非运算，产生一个低窄脉冲信号，所述低窄脉冲的下降沿与输入时钟信号的上升沿在一个时刻。 

在上述用于延时锁定环的可配置鉴相器中，延时链采用偶数个反相器级联结构，通过控制级联反相器的个数，调整所产生脉冲的宽度。 

本发明相比现有技术具有如下优点： 

1、本发明在鉴相器中设置了配置SRAM，用户可以通过改变内嵌配置SRAM中的数据，针对不同的应用要求设置不同的鉴相精度，实现了细调、粗调的可控制性，通过粗调细调的两个阶段，在相位差达到一定范围后才开始小步长调节，动态地减少了两个时钟同步的时间，同时由于嵌入配置SRAM控制不同的细调启动时刻，使用过程中无需对硬件结构做改变，就可以根据实际应用需求通过改变SRAM中的码流态调整整个环路锁定时间； 

2、本发明鉴相器基于触发器和数字门，由于超前滞后信号产生模块输出两个超前滞后信号，因此不存在鉴相死区问题，并能改善整个系统的抖动性能，而且实现了硬件资源的可复用性； 

3、本发明鉴相器的细调范围鉴别信号产生模块由两个脉冲产生电路和一个与非门组成，脉冲产生电路可产生脉宽可调整的脉冲信号，脉冲产生电路由一条延时链、一个反相器和一个三输入与非门构成，细调范围鉴别信号产生模块输出细调指令，实现了细调、粗调的可控制性，并且该模块实现原理简单，有效避免了由于信号竞争产生的输出错误。 

附图说明

图1为经典数字鉴相器实现方案； 

图2为本发明可配置鉴相器结构示意图； 

图3为本发明可配置鉴相器整体复位模块结构示意图； 

图4为本发明可配置鉴相器超前滞后信号产生模块结构示意图； 

图5为本发明可配置鉴相器细调范围鉴别信号产生模块结构示意图； 

图6为本发明细调范围鉴别信号产生模块中脉冲产生电路的结构示意图。 

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细的描述： 

如图2所示为本发明可配置鉴相器结构示意图，由图可知包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块。 

配置SRAM中存储控制可配置鉴相器的可配置性能指标的数据流，本发明的可配置鉴相器的可配置特性包括输入整体复位模块的全局复位信号是高电平还是低电平有效，以及细调范围鉴别信号产生模块中脉冲产生电路的脉宽，该脉宽直接表示了参考时钟信号和反馈时钟信号的相位差，即细调范围鉴别信号产生模块中的细调鉴别范围。 

整体复位电路接收系统的全局复位信号，产生用于复位鉴相器中各个触发器的复位信号，该复位信号负载较大，单纯的外部复位窄脉冲不能彻底地实现复位功能，因此，需要经过整体复位模块处理，产生脉宽为多个周期宽度的信号，整体复位电路产生3个时钟周期长的整体复位信号，使超前滞后信号产生模块及细调范围鉴别信号产生模块的各个触发器彻底复位，二选一多路器由配置SRAM控制，实现整体复位信号为高电平或低电平，即该可配置鉴相器既可适用于高电平复位的系统，也适用于低电平复位的系统。 

如图3所示为本发明可配置鉴相器整体复位模块结构示意图，由图可知整体复位电路由一个二选一多路器、三个D触发器和一个RS触发器组成，其中二选一多路器分别与三个D触发器和一个RS触发器的S端连接，第一D触发器的输出端Q连接到第二D触发器的输入端D、第二D触发器的输出端Q连接第三D触发器的输入端D，第三D触发器的输出端Q经RS触发器后连接第一D触发器的输入端D，二选一多路器接收外部输入的全局复位信号和配置SRAM输入的控制数据，参考时钟信号分别输出给三个D触发器。 

该模块通过一个二选一多路器处理全局复位信号，使无论对于正脉冲复位或负脉冲复位的系统都可以适用。二选一多路器输出的复位信号，一方面用于三个D触发器的置位，另一方面用于第一RS触发器的置位，第一RS触发器为0复位，1置位。当二选一多路器输出信号为低电平时，三个D触发器的输出端被置位为1，同时第一RS触发器的输出端被置位为1，即第一D触发器的输入端被置位为1。当二选一多路器输出的复位信号无效后，第一RS触发器被第三D触发器输出端的高电平复位，即第一D触发器的输入端变为0。当 输入时钟有效沿到达时，第一D触发器输入端的0就会被采样到第二D触发器的输入端，经过3个时钟有效沿后，该低电平信号0就会在第三D触发器的输出端出现，同时，第一RS触发器由于置位和复位端均无效而保持上一状态的输出，也就是说，第三D触发器的输出了一个高脉冲信号，脉宽为三个时钟周期。该宽脉冲信号即可以做为后续超前滞后信号产生模块和细调范围鉴别信号产生模块中触发器的置位/复位信号。 

如图4所示为可配置鉴相器中超前滞后信号产生模块的结构示意图，超前滞后信号产生模块接收参考时钟信号、反馈时钟信号和整体复位模块输出的整体复位信号RST，输出两路表示反馈时钟信号超前还是滞后于参考时钟信号的超前滞后指示信号1与超前滞后指示信号2。 

超前滞后信号产生模块由两个D触发器、三个RS触发器、两个与门和一个反相器组成。其中第四D触发器时钟输入端接收反馈时钟信号，第五D触发器时钟输入端接收参考时钟信号，高电平VDD施加在第四D触发器与第五D触发器的D端，当参考时钟信号或反馈时钟信号上升沿到来时，第四D触发器与第五D触发器输出高电平，并且第四D触发器的输出经第一与门处理后输入到第一RS触发器的S端、第五D触发器的输出经第二与门处理后输入到第一RS触发器的R端，第一与门与第二与门的另一端分别接输出的超前滞后指示信号1与超前滞后指示信号2，第二RS触发器的输出Q、～Q分别输入到第三S触发器和第四S触发器的R端，整体复位模块输出的整体复位信号分为两路，一路经过反相器后输出给第四D触发器与第五D触发器的R端，另一路输出给第三RS触发器和第四RS触发器的S端，第三RS触发器和第四RS触发器的Q端输出两路超前滞后指示信号。 

具体工作过程如下：RST有效(低电平)期间，两个D触发器被复位，输出均为0，同时第三、四RS触发器的输出Q被置位为1，因此第一与门、第二与门的输出为低电平0，使第二RS触发器的两个输出Q、～Q均为1，假设反馈时钟信号滞后于参考时钟信号，即参考时钟信号的上升沿先到达，RST无 效(高电平)后，第五D触发器的输出端Q将首先变为1，同时第三、四RS触发器由于置位复位端都为1而保持原来的输出状态1，因此第二RS触发器的S端由于没有采样VDD信号的时钟沿到达而继续保持RST有效期间的0状态，也就是说，当参考时钟信号有效沿到达之后，第二RS触发器的R＝1、S＝0，使得第二RS触发器的输出Q＝1、～Q＝0，引起第四RS触发器复位端R端的电平变化，使第四RS触发器的输出Q＝0，当反馈时钟沿到达后，第二RS触发器的R端、S端又都变为1，使所有输出保持原状态，即第三RS触发器的输出Q＝1，第四RS触发器的输出Q＝0，直到下一个RST复位脉冲到达，再重新进行判断。 

可以看出，如果反馈时钟信号滞后于参考时钟信号，超前滞后指示信号2将在复位信号无效期间输出低电平，而超前滞后指示信号1输出高电平。同理，如果反馈时钟信号超前于参考时钟信号，超前滞后指示信号1将在复位信号无效期间输出低电平，而超前滞后指示信号2输出高电平，当两个超前滞后指示信号一致时，说明两个时钟信号上升沿对齐，二者达到同步。 

图5为本发明可配置鉴相器细调范围鉴别信号产生模块结构示意图，细调范围鉴别信号产生模块，用于侦测参考时钟信号和反馈时钟信号的相位差是否达到一个预设的可接受的小范围，如果达到该范围，就输出指示信号，控制相应状态机，调节与鉴相器协同工作的调整机构进行细调，如果没有达到该范围，即继续进行粗调。通过粗调细调的两个阶段，在相位差达到一定范围后才开始小步长调节，动态地减少了两个时钟同步的时间。 

细调范围鉴别信号产生模块由两个脉冲产生电路和一个与非门组成，其中第一脉冲产生电路接收参考时钟信号、第二脉冲产生电路接收反馈时钟信号，输出对应时钟上升沿的窄脉冲信号，并将输出的窄脉冲信号输入到第一与非门的两个输入端，如果两个时钟上升沿之间的时间差小于预设的脉宽，那么对应于两个时钟上升沿的窄脉冲必然有有效电平重合部分，经过第一与非门输出就会输出一个低脉冲信号，即为细调范围鉴别信号(细调指令)，表示两个时钟相 位差达到预设的细调鉴别范围，需要调整机构中的状态机控制延时线进行细调，反之，没有达到该范围，输出信号应为恒定高电平，即没有细调指令输出，需要调整机构的状态机继续控制延时线进行粗调。 

图6是细调范围鉴别信号产生模块中脉冲产生电路的结构示意图，该电路可产生脉宽可调整的脉冲信号。由一条延时链、一个反相器和一个三输入与非门构成，输入时钟信号连接到延时链的输入端，产生延时信号，三输入与非门的一端连接set信号，用于控制脉冲产生电路的工作与否，另外两端分别连接输入时钟信号和其延时信号的反相信号，当set信号有效(为1)时，电路对输入信号与其延时信号的反相信号做与非运算，产生一个低窄脉冲，低窄脉冲的下降沿与输入时钟信号的上升沿在一个时刻，其中延时链是由偶数个反相器组成的，配置SRAM中的数据流可以控制选择几个(偶数个)反相器组成实际用到的延时链，调整所产生脉冲的宽度。 

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。 

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。 

Claims (2)

1.用于延时锁定环的可配置鉴相器，其特征在于：包括配置SRAM、整体复位模块、超前滞后信号产生模块和细调范围鉴别信号产生模块，其中：

配置SRAM：用于接收并存储外部输入的控制数据并输出给整体复位模块和细调范围鉴别信号产生模块，其中输出给整体复位模块的控制数据，用于判断输入整体复位模块中的全局复位信号高电平有效或低电平有效，输出给细调范围鉴别信号产生模块的控制数据，用于设定细调范围鉴别信号产生模块中的细调鉴别范围；

整体复位模块：用于接收配置SRAM输入的控制数据、外部输入的参考时钟信号与全局复位信号，判断全局复位信号高电平有效或低电平有效，并产生一个整体复位信号分别输出给超前滞后信号产生模块和细调范围鉴别信号产生模块，

所述整体复位模块由一个2选1多路器、三个D触发器和一个RS触发器组成，其中2选1多路器分别与三个D触发器和一个RS触发器连接，第一D触发器的输出端Q连接到第二D触发器的输入端D、第二D触发器的输出端Q连接第三D触发器的输入端D，第三D触发器的输出端Q经RS触发器后连接第一D触发器的输入端D；

细调范围鉴别信号产生模块：用于接收配置SRAM输入的控制数据和整体复位模块输入的整体复位信号、外部输入的参考时钟信号和反馈时钟信号，判断反馈时钟信号和参考时钟信号的相位差是否达到配置SRAM设定的细调鉴别范围，若达到所述鉴别范围，则将细调指令输出给外部调整装置启动细调机制，

所述细调范围鉴别信号产生模块由两个脉冲产生电路和一个与非门组成，其中第一脉冲产生电路接收参考时钟信号、第二脉冲产生电路接收反馈时钟信号，输出对应时钟上升沿的窄脉冲信号，并将输出的窄脉冲信号输入到第一与非门的两个输入端，如果两个时钟上升沿之间的时间差小于预设的脉宽，那么对应于两个时钟上升沿的窄脉冲必然有有效电平重合部分，经过第一与非门输出就会输出一个低脉冲信号，即为细调指令，表示两个时钟相位差达到预设的细调鉴别范围，需要调整机构中的状态机控制延时线进行细调，反之，没有达到该范围，输出信号应为恒定高电平，即没有细调指令输出；

所述脉冲产生电路由一条延时链、一个反相器和一个三输入与非门构成，输入时钟信号连接到延时链的输入端，产生延时信号，三输入与非门的一端连接set信号，用于控制脉冲产生电路的工作与否，另外两端分别连接输入时钟信号和其延时信号的反相信号，当set信号有效时，对输入时钟信号与其延时信号的反相信号做与非运算，产生一个低窄脉冲信号，所述低窄脉冲的下降沿与输入时钟信号的上升沿在一个时刻；

超前滞后信号产生模块：用于接收整体复位模块输入的整体复位信号、外部输入的参考时钟信号和反馈时钟信号，判断反馈时钟超前还是滞后于参考时钟，并将作为判断结果的超前滞后指示信号输出给外部调整装置，

所述超前滞后信号产生模块由两个D触发器和三个RS触发器组成，其中第四D触发器时钟输入端接收反馈时钟信号，第五D触发器时钟输入端接收参考时钟信号，高电平VDD施加在第四D触发器与第五D触发器的D端，当参考时钟信号或反馈时钟信号上升沿到来时，第四D触发器或第五D触发器输出高电平，并且第四D触发器的输出经第一与门处理后输入到第二RS触发器的S端、第五D触发器的输出经第二与门处理后输入到第二RS触发器的R端，第二RS触发器的输出Q、～Q分别输入到第三RS触发器和第四RS触发器的R端，整体复位模块输出的整体复位信号分别输出给第四D触发器与第五D触发器的R端，及第三RS触发器和第四RS触发器的S端，第三RS触发器和第四RS触发器的Q端均输出超前滞后指示信号。

2.根据权利要求1所述的用于延时锁定环的可配置鉴相器，其特征在于：所述延时链采用偶数个反相器级联结构，通过控制级联反相器的个数，调整所产生脉冲的宽度。

Images