CN108988848B - 现有边沿式高阻型数字鉴相器输出端优化设计案 - Google Patents

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Abstract

本发明案中的鉴相器内部电路如图3所示，工作原理为：a.初态(复位后)初态时WrWc=00时，QrQc=01，PDo=高阻态。b.处在初态下的一个输入信号上升边沿到达WrWc=↑0时，QrQc=11，PDo=“1”态；WrWc=0↑时，QrQc=00，PDo=“0”态。c.处在非初态下的一个输入信号上升边沿到达WrWc=‑↑/↑‑时，QrQc=10，PDo=高阻态。d.处在任意态下输入信号的上升边沿同时到达WrWc=↑↑时，QrQc=10，PDo=高阻态。

Description

现有边沿式高阻型数字鉴相器输出端优化设计案
技术领域
本发明涉及到一种边沿式高阻型数字鉴相器(以下简称为边沿式鉴相器)输出端的优化设计方法，本发明所涉及的电路形式不仅适合于通用型数字IC芯片组建数字鉴相器，更适合应用于集成化电路设计的边沿式鉴相器电路中。
背景技术
现有边沿式鉴相器仅有一种形式，其中之一型号为为图1所示IC的74HC4046鉴相器，分析其输入输出信号间关系可以归纳出工作定义为如下：
a. 初态
每一次复位后鉴相器都回归到初态这一常态，标志为WrWc=--(QrQc=11)，鉴相器输出PDo=高阻态。其中-为任意码，以下同。
b. D触发器的工作特征
输入信号Wr与Wc有着各自独立的上升边沿触发式D触发器，处在初态即触发器输出Q=“0”码时的D触发器一旦有上升边沿触发信号，输出Q=“1”码。这种输出状态保持到复位条件形成为止，一旦复位后输出回归到Q=“0”码；即Q=“1”是过渡态不是常态。
c.输出Q=“1”码时的最短时间至少有形成复位信号输出所需最短时间即图1中与非门的一个周期的工作时间，与D触发器复位时所需一个工作周期的时间之和。
d.鉴相器输出状态取决于二个D触发器输出的QrQc码值。定义初态QrQc=11(WrWc=--)时PDo=高阻态；有相位检出即边沿有效触发时如果QrQc=01(WrWc=↑-)则PDo=“H”态，如果QrQc=10(WrWc=-↑)则PDo=“L”态；相位检出结束的标志是QrQc=00这一过度状态，规定为PDo=高阻态。
或者，现有边沿式鉴相器的状态迁移图可以归纳为图2所示：无论Wc还是Wr都是单边方向有效，在任意“态”下只要同步信号到达，都回归到高阻态。
发明内容
本发明内容包含了对现有边沿式鉴相器的输出控制端作出如下改动设计：
a.Qr信号从取自D触发器反相端输出Q为正端输出Q；
b.Qr侧输出控制端器件从3个集约为一个的与非门IC1；
c.Qc侧输出控制端器件从2个集约为一个的或非门IC2。
结果并不改动图2所示的状态迁移图形式，实现了与原有边沿式鉴相器所有功能的一致性。
现有边沿式鉴相器在工作时序中存在着的问题
现有边沿式鉴相器在工作至少存在如下问题：
鉴相器中采用了从输入到输出二个独立的信号处理变换通道，图2所示的同步信号处理结果仅仅只是理想化的形式。由于器件的频率特性、冗余器件数的增加、二个场效应管开关各侧的器件数不对等性及延迟时间的差异性，同步输出形态在一定的时间宽度内具有不确定性，包括呈现出并不符合定义所规定的输入输出信号间关系，甚至有可能出现Vcc与GND经由二个场效应管开关都导通时的现象。
附图说明
图1是摘录自该芯片厂商的数据手册，型号为74HC4046的边沿式鉴相器内部电路结构图。
图2为74HC4046的边沿式高阻型数字鉴相器的简化状态迁移图。
图3是本发明的边沿式鉴相器内部电路结构图。
具体实施方式
图3电路中未含有A部分电路的工作原理说明如下：
a. 初态(复位后)
初态时QrQc=01(WrWc=--)，与非门IC1输出为“1”态，断开p型场效应开关；或非门IC2输出为“0”态，断开n型场效应开关。所以，符合定义：QrQc=01(WrWc=--)时PDo=高阻态。
b. 处在初态下的一个输入信号上升边沿到达
例如Wr上升边沿信号单独到达后该侧D触发器输出Q从“0”切换到“1”态，即有QrQc=11，所以IC1输出为“0”态，p型场效应开关改断开为导通；IC2输出为“0”态，保持n型场效应开关断开。符合定义：QrQc=11(WrWc=↑-)时PDo=“1”态。相反地，当Wc上升边沿信号单独到达后该侧D触发器输出的Q从“0”切换到“1”态，即有QrQc=00，所以IC1输出为“1”态，保持p型场效应开关断开；IC2输出为“0”态，n型场效应开关改断开为导通。符合定义：QrQc=00(WrWc=-↑)时PDo=0(L)态。
c. 处在非初态下的另一个输入信号上升边沿到达
处在非初态下的鉴相器输入端，例如先期Wr上升边沿信号到达后的Wc上升边沿信号到达WrWc=-↑时，或者先期Wc上升边沿信号到达后的Wr上升边沿信号到达为WrWc=↑-时；由于QrQc=10，IC1输出为“1”态，断开p型场效应开关；IC2输出为“0”态，断开n型场效应开关。同时，由于与门IC3的输入码为“11”，输出改“0”态为“1”态，启动复位实现鉴相器输出回归到初态，符合图2所示的状态迁移图中的规定。所以，符合定义：QrQc=10→01(WrWc=-↑/↑-)时PDo=高阻态。
d. 处在任意态下输入信号的上升边沿同时到达
无论鉴相器是处于何种状态，当输入信号Wr与Wc的上升边沿同时到达时，由于WrWc=↑↑则QrQc=10，启动复位则IC3输出一个有效的复位信号，实现鉴相器回归到初态即符合定义：QrQc=10→01(WrWc=↑↑)时PDo=高阻态。
最后，符合专利申请号为2015106449019的《标准化设计高阻型数字鉴相器的结构原理方案》中鉴相器规定要求的改动为增加图3所示电路中的虚线框A的电路，内中IC4为一个同或门；输入信号为Qr与Qc，输出为INH，同时Qr即为规定鉴相器中的a端输出信号。
综合以上内容，这是一个异步码电平式高阻型数字鉴相器的雏型，而现有边沿式鉴相器内含了一个同步码电平式高阻型数字鉴相器的雏型；完成的设计目标：简化了现有高阻型数字鉴相器输出控制端的期间数量，降低了鉴相器输出态在一定时间宽度内的不确定性风险。

Claims (1)

1.一种边沿式高阻型数字鉴相器，设置Wr、Wc输入端口、输出端口、INH端，包括：两个D触发器、与门、同或门、与非门、或非门、n型场效应开关管、p型场效应开关管；其特征在于，两个所述D触发器的D端接电源Vcc，所述输入端口Wr连接第一D触发器时钟输入端、所述输入端口Wc连接第二D触发器时钟输入端，两个所述D触发器的正相输出端连接与门的输入端，与门的输出端连接两个所述D触发器的复位端；两个所述D触发器的正相输出端还连接同或门的输入端，同或门的输出端连接所述INH端，所述第一D触发器的正相输出端及所述第二D触发器的反相输出端同时连接与非门和或非门的输入端，与非门的输出端连接所述p型场效应开关管的控端，或非门的输出端连接所述n型场效应开关管的控端，所述p型场效应开关管一端接电源Vcc，所述n型场效应开关管一端接GND，所述n型、p型场效应开关管各自另一端短接连接所述输出端口PDo。
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