CN104954014A - 一种超前-滞后型数字鉴相器结构 - Google Patents
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Abstract
本发明提供了一种超前-滞后型数字鉴相器结构，由第一信号通路、第二信号通路组成和三输入与非门组成；其中，所述第一信号通路包括：第一D触发器、第一反相器、第一缓冲器、第一与非门、第一数字脉冲放大器以及第三D触发器；其中，所述第二信号通路包括：第二D触发器、第二反相器、第二缓冲器、第二与非门、第二数字脉冲放大器以及第四D触发器其中，三输入与非门的第三输入端连接输入使能信号，输出端连接第一、第二D触发器的复位端。本发明通过适当增加一些逻辑单元和触发器，增加了触发信号的有效时间，可以大幅提高超前-滞后型的鉴相精度。
Description
技术领域
本发明涉及数字集成电路领域，特别涉及一种高精度的超前-滞后型数字鉴相器的实现结构。
背景技术
近年来，数字鉴相器日益发展。由于这类鉴相器线性范围大，输出波纹小，电路结构简单，易于大规模集成，且大多兼具有鉴频功能，在频率合成领域得到了广泛的应用。
数字鉴相器，用于比较两个输入信号的相位关系，可以分为过零型鉴相器、触发器型数字鉴相器、奈奎斯特速率采样型鉴相器和超前-滞后型鉴相器。超前-滞后型数字鉴相器，根据输入的两路信号clk1和clk2的相位关系，若clk1的相位超前于clk2的相位，则输出一个超前脉冲；若clk1的相位滞后于clk2的相位，则输出一个滞后脉冲。
随着通信数据速率要求的不断提高，集成电路系统时钟的工作频率也不断提高，频率合成等电路对于数字鉴相器的鉴相精度也提出了更加严格的要求。在某些高频率的场合，为达到生成时钟抖动性能要求，鉴相器的鉴相精度需要达到皮秒级别。但是由于传统超前-滞后型数字鉴相器结构过于简单，受自身固有延迟的影响，在两个输入信号相位差非常小时，将无法给出正确的鉴相结果，鉴相精度较低。
在smic130nm工艺下，使用Hspice进行仿真，可以看到，传统超前-滞后型数字鉴相器的鉴相精度只有几十至一百皮秒。本发明通过适当增加一些逻辑单元和触发器，增加了触发信号的有效时间，可以大幅提高超前-滞后型的鉴相精度。
发明内容
本发明所要解决的技术问题是提供一种高精度的超前-滞后型数字鉴相器结构，解决了现有技术中数字鉴相器鉴相精度较低的技术问题。具体的，该鉴相器结构包括：
第一信号通路、第二信号通路组成和三输入与非门；
其中，所述第一信号通路包括：第一D触发器、第一反相器、第一缓冲器、第一与非门、第一数字脉冲放大器以及第三D触发器；所述第一D触发器的输出分别连接三输入与非门的第一输入端、第一反相器和第一与非门的输入端；第一缓冲器的输出端连接第二与非门的输入端；第一数字脉冲放大器的输入端和输出端分别连接第一与非门的输出端和第三D触发器的输入端；
其中，所述第二信号通路包括：第二D触发器、第二反相器、第二缓冲器、第二与非门、第二数字脉冲放大器以及第四D触发器；所述第二D触发器的输出分别连接三输入与非门的第二输入端、第二反相器和第二与非门的输入端；第二缓冲器的输出端连接第一与非门的输入端；第二数字脉冲放大器的输入端和输出端分别连接第二与非门的输出端和第三D触发器的输入端；
其中，三输入与非门的第三输入端连接输入使能信号，输出端连接第一、第二D触发器的复位端。
其中，所述第一D触发器的数据端接高电平“1”，时钟端接第一路时钟信号，当复位端为高电平，第一路时钟信号出现上升沿时，DFF1的Q端输出高电平。
其中，所述第二D触发器的数据端接高电平“1”，时钟端接第二路时钟信号，当复位端为高电平，第二路时钟信号出现上升沿时，DFF2的Q端输出高电平。
其中，所述第三D触发器的数据端接高电平“1”，时钟端接第一路时钟信号，当复位端为高电平，第一路时钟信号出现上升沿时，DFF3的Q端输出高电平；复位端为低电平时，DFF4的Q端输出低电平。
其中，所述第四D触发器的数据端接高电平“1”，时钟端接第二路时钟信号，当复位端为高电平，第二路时钟信号出现上升沿时，DFF4的Q端输出高电平；复位端为低电平时，DFF4的Q端输出低电平。
其中，当且仅当所述三输入与非门的三个输入端均连接高电平时，输出为低电平，使DFF1和DFF2发生复位，Q端同时输出低电平。
其中，所述第一、第二与非门分别用于产生第一路时钟信号和第二路时钟信号的相位超前指示信号。
其中，所述第一、第二数字脉冲放大器具有相同的内部结构，用于延长输入信号的脉冲时间，包括：
缓冲器，N个或门，和或非门；缓冲器的输入连接高电平脉冲信号，第一或门的输入分别为高电平脉冲信号和缓冲器的输出信号，第N或门和或非门的输入信号分别为前一级和再前一级的输出信号。
其中，所述第一、第二数字脉冲放大器中或门的数量N由实际需要决定，可以为3、4、5、6等。
其中，所述第一数字脉冲放大器输出低电平脉冲的低电平时间大于所述第一D触发器R端所需复位低电平最短持续时间；所述第二数字脉冲放大器输出低电平脉冲的低电平时间大于所述第二D触发器R端所需复位低电平最短持续时间。
其中，所述第三D触发器在使能信号为高电平后，当第一路时钟信号相位超前于第二路时钟信号时，输出信号为低电平，否则为高电平。
其中，所述第四D触发器在使能信号为高电平后，当第二路时钟信号相位超前于第一路时钟信号时，输出信号为低电平，否则为高电平。
其中，当所述第三D触发器的输出信号为低电平，并且，所述第四D触发器的输出信号为高电平时，所述鉴相器结构的鉴相结果为第一路时钟信号相位超前于第二路时钟信号。
其中，当所述第三D触发器的输出信号为高电平，并且，所述第四D触发器的输出信号为低电平时，所述鉴相器结构的鉴相结果为第二路时钟信号相位超前于第一路时钟信号。
其中，当所述第三D触发器和第四D触发器的输出信号相同时，所述鉴相器结构的鉴相结果为第一路时钟信号和第二路时钟信号的相位关系不能确定。
在smic130nm工艺下，使用Hspice进行仿真，可以看到，传统超前-滞后型数字鉴相器的鉴相精度只有几十至一百皮秒。本发明通过适当增加一些逻辑单元和触发器，增加了触发信号的有效时间，可以大幅提高超前-滞后型的鉴相精度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明实施例提供的一种高精度的超前-滞后型数字鉴相器结构示意图；
图2为图1中的数字脉冲脉冲放大器中各信号之间的关系图；
图3为本发明实施例提供的一种数字脉冲放大器结构示意图；
图4为图3中的数字脉冲脉冲放大器中各信号之间的关系图；
图5为图1中的数字鉴相器中所选反相器和缓冲器延迟过小时各信号之间的关系图；
图6为图1中的数字鉴相器中所选反相器和缓冲器延迟过小时各信号之间的关系图；
图7为与图1中数字鉴相器结构(A结构)作对比的一种B结构；
图8为当clk1的相位超前于clk2的相位3皮秒时A结构数字鉴相器中各信号之间的关系图；
图9为当clk1的相位滞后于clk2的相位3皮秒时A结构数字鉴相器中各信号之间的关系图；
图10当clk1的相位超前于clk2的相位3皮秒时B结构数字鉴相器中各信号之间的关系图；
图11为当clk1的相位滞后于clk2的相位3皮秒时B结构数字鉴相器中各信号之间的关系图；
图12为当clk1的相位滞后于clk2的相位56皮秒时B结构数字鉴相器中各信号之间的关系图；
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
下面结合附图及本发明的具体实施例对本发明作进一步详细描述。需要理解的是，本发明并不局限于下述特定实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。
如图1所示，本发明提供了一种高精度的超前-滞后型数字鉴相器结构，该结构包括：
第一信号通路、第二信号通路和三输入与非门NAND3；
其中，所述第一信号通路包括：第一D触发器DFF1、第一反相器INV1、第一缓冲器BUF1、第一与非门NAND1、第一数字脉冲放大器以及第三D触发器DFF3；所述第一D触发器DFF1的输出分别连接三输入与非门NAND3的第一输入端、第一反相INV1和第一与非门NAND1的输入端；第一缓冲器BUF1的输出端连接第二与非门NAND2的输入端；第一数字脉冲放大器的输入端和输出端分别连接NAND1的输出端和第三D触发器DFF3的输入端；
其中，所述第二信号通路包括：第二D触发器DFF2、第二反相器INV2、第二缓冲器BUF2、第二与非门NAND2、第二数字脉冲放大器以及第四D触发器DFF4；所述第二D触发器DFF2的输出分别连接三输入与非门NAND3的第二输入端、第二反相器INV2和第二与非门NAND2的输入端；第二缓冲器BUF1的输出端连接第一与非门NAND1的输入端；第二数字脉冲放大器的输入端和输出端分别连接NAND2的输出端和第三D触发器DFF3的输入端；
其中，三输入与非门NAND3的第三输入端连接输入使能信号enable，输出端连接第一、第二D触发器DFF1、DFF2的复位端。
其中，所述第一D触发器DFF1的数据端D端接高电平“1”，时钟端CK端接第一路时钟信号clk1，当复位端R端为高电平，第一路时钟信号出现上升沿时，DFF1的Q端输出高电平。
其中，所述第二D触发器DFF2的数据端D端接高电平“1”，时钟端CK端接第二路时钟信号clk2，当复位端R端为高电平，第二路时钟信号出现上升沿时，DFF2的Q端输出高电平。
其中，所述第三D触发器DFF3的数据端D端接高电平“1”，时钟端CK端接第一路时钟信号clk1，当复位端R端为高电平，第一路时钟信号出现上升沿时，DFF3的Q端输出高电平；复位端R端为低电平时，DFF4的Q端输出低电平。
其中，所述第四D触发器DFF4的数据端D端接高电平“1”，时钟端CK端接第二路时钟信号clk2，当复位端R端为高电平，第二路时钟信号出现上升沿时，DFF4的Q端输出高电平；复位端R端为低电平时，DFF4的Q端输出低电平。
其中，当且仅当所述三输入与非门NAND3的三个输入端均连接高电平时，输出为低电平，使DFF1和DFF2发生复位，Q端同时输出低电平。
其中，所述第一、第二与非门NAND1、NAND2分别用于产生第一路时钟信号和第二路时钟信号的相位超前指示信号。
其中，所述第一、第二数字脉冲放大器具有相同的内部结构，用于延长输入信号的脉冲时间，包括：
缓冲器BUF0，N个或门OR1、……、ORN，和或非门NOR1；缓冲器BUF0的输入连接高电平脉冲信号，第一或门OR1的输入分别为高电平脉冲信号和缓冲器BUF0的输出信号，第N或门ORN和或非门NOR1的输入信号分别为前一级和再前一级的输出信号。
其中，所述第一、第二数字脉冲放大器中或门的数量N由实际需要决定，可以为3、4、5、6等。在本实施例中，取N＝4，即第一、第二数字脉冲放大器中包括4个或门，如图3所示。
下面，将结合附图对本发明的实施例进行详细描述。
图1中的数字鉴相器中的各信号的关系如图2所示。在使能信号enable变成高电平后，表示鉴相操作启动。由图2可以看到，在鉴相操作启动后，输入的第一路时钟信号clk1和和第二路时钟信号clk2的相位关系为clk1的相位超前于clk2的相位，图中展示的是三个时钟周期的信号关系，接下来的叙述皆以一个时钟周期中的信号关系为例。通过信号在数字鉴相器中的传播，最终可以得到用于指示相位关系的输出信号up和down。初始条件下，D触发器DFF1和DFF2的Q端信号qu和qd均为低电平，在两路时钟信号clk1和clk2的作用下，由于clk1的上升沿先到来，DFF1的Q端信号qu先从低电平变为高电平，而后，clk2的上升沿也到来，DFF2的Q端信号qd也从低电平变为高电平。此时，由于使能信号enable为高电平，三输入与非门NAND3在三个输入均为高电平时将输出一个低电平信号，作为复位信号，使得DFF1和DFF2同时发生复位，即qu和qd同时从高电平变为低电平。
两路输入时钟clk1和clk2的相位关系的信息目前存储于qu和qd的波形中，qu和qd高电平持续时间的差值就是clk1和clk2的相位差，qu和qd中在enable为高电平后的一个时钟周期内先出现高电平的信号所对应的时钟信号即为相位超前的时钟信号。将qu通过反相器INV1进行反相，得到反相信号qun1，然后将反相信号qun1经过缓冲器BUF1进行延迟，得到延迟后的反相信号qun2。将qd通过反相器INV2进行反相，得到反相信号qdn1，然后将反相信号qdn1经过缓冲器BUF2进行延迟，得到延迟后的反相信号qdn2。qu与qdn2通过二输入与非门NAND1进行与非操作，得到表征qu和qd中哪一个先出现高电平的信号outu，若outu在该鉴相的时钟周期中存在高电平，则说明qu比qd高电平出现的时间早。qd与qun2通过二输入与非门NAND2进行与非操作，得到表征qu和qd中哪一个先出现高电平的信号outd，若outd在该鉴相的时钟周期中存在高电平，则说明qd比qu高电平出现的时间早。
在该实施例中，如图2所示，可以看到，outu中存在高电平，而outd中没有高电平，只有低电平。而后分别将outu和outd两路信号通过第一和第二数字脉冲放大器。数字脉冲放大器的具体结构参见图3。数字脉冲放大器的作用是将输入信号pulse_in中高电平持续时间放大，通过缓冲器、或门以及或非门的作用，最后输出低电平持续时间明显长于输入信号高电平持续时间的输出信号pulse_out。如果输入信号pulse_in中只有低电平，则输出信号pulse_out只有高电平。如果输入信号中存在高电平，数字脉冲放大器中各信号的变化如图4所示。输入信号pulse in经过缓冲器BUF0缓冲，得到pulse_in的延迟信号a0，a0与pulse in通过二输入或门OR1进行或操作得到比pulse_in高电平持续时间放大了的信号a1；a1与a0通过二输入或门OR2进行或操作得到比a1高电平持续时间放大了的信号a2；a2与a1通过二输入或门OR3进行或操作得到比a2高电平持续时间放大了的信号a3；a3与a2通过二输入或门OR4进行或操作得到比a3高电平持续时间放大了的信号a4；a4与a3通过二输入或非门NOR1进行或非操作得到低电平持续时间大于pulse_in高电平持续时间的低脉冲输出信号pulse_out。
再回到图2所示的各信号的示意图，由于outu通过第一数字脉冲放大器得到bu，outd通过第二数字脉冲放大器得到bd。由于outu中包含有高电平，所以bu是一个具有较长低电平持续时间的信号；由于outd中仅包含低电平，所以bd是一个高电平信号。接下来，bu和bd作为复位信号，分别送至D触发器DFF3和DFF4的R端，由于所选D触发器为低电平复位，所以DFF3在bu的作用下将发生复位，指示相位关系的输出信号up变为低电平，而DFF4在bd的作用下不会发生复位，保持原来的输出值，指示相位关系的输出信号down为高电平。
在一个鉴相时钟周期内，当up为低电平，down为高电平，鉴相的结果为clk1的相位超前于clk2的相位；当up为高电平，down为低电平，鉴相的结果为clk1的相位落后于clk2的相位；当up和down均为高电平时，或者up和down均为低电平时，鉴相的结果为无法确定clk1和clk2的相位关系。
该实施例中，在一个鉴相时钟周期中，up为低电平，down为高电平，所以该数字鉴相器的鉴相结果为clk1的相位超前与clk2的相位。这与该实施例中的假设条件是一致的，即假设条件为clk1的相位超前于clk2的相位。由此可以看出，该数字鉴相器的工作原理是合理的，并且鉴相结果是有效的。
进一步地，实现高精度鉴相的关键在于如何选择图1中的合适的反相器INV1、INV2和缓冲器BUF1、BUF2，首先，要保证clk1和clk2所对应的上下两条信号传输路径上相同功能的器件在结构上完全一致；其次，在特定工艺和具体电路环境下，通过仿真，根据器件延时模型，选择适当驱动能力的反相器和缓冲器，使得上述outu和outd中在同一鉴相时钟周期内，只有一个出现高电平，而另一路则保持低电平。若所选反相器和缓冲器的延时过小，则因outu或outd中产生的高电平持续时间太短，经过后面的数字脉冲放大器，会将这一窄的高电平吞没，导致无法有效鉴相，不能分辨clk1和clk2的相位关系，如图5所示。相反地，若所选反相器和缓冲器的延时过大，则会出现outu和outd同时存在高电平，导致bu和bd同时为低电平，DFF3和DFF4分别在bu和bd的作用下发生复位，up和down同时为低电平，导致无法有效鉴相，不能分辨clk1和clk2的相位关系，如图6所示。上述两种情况都会引起数字鉴相器所能够鉴别的相位关系的最小差别比较大，在实际电路中达到几十甚至一百以上皮秒，导致鉴相精度较低，不能满足高频时钟生成电路等数字集成电路的要求。
进一步地，在特定工艺下，通过HSPICE仿真工具对不同驱动能力的反相器INV1、INV2和缓冲器BUF1、BUF2的每一种进行扫描仿真，并根据每种情况下该数字鉴相器的鉴相精度，选出最适合于该工艺的反相器和缓冲器的参数，可以达到最高的鉴相精度。
在smic130nm工艺下，为了表明选择不同驱动能力的反相器和缓冲器，会产生不同的延时，对鉴相精度的影响，所选取的对比例子如下，A：数字鉴相器中的反相器INV1、INV2均为4驱动，缓冲器BUF1、BUF2均为4驱动；B：数字鉴相器中的反相器INV1、INV2均为4驱动，没有缓冲器BUF1、BUF2(相当于选取的缓冲器的延迟为零，作为极端情况)。A的结构图如图1所示，B的结构图如图7所示。
输入时钟信号clk1和clk2的频率均为100MHz，即周期10ns，clk1的相位超前于clk2的相位3ps。通过HSPICE仿真工具进行仿真，A和B两种结构图所对应的信号波形图分别如图8和图9所示。clk1的相位滞后于clk2的相位3ps。通过HSPICE仿真工具进行仿真，A和B两种结构图所对应的信号波形图分别如图10和图11所示。在一个鉴相时钟周期内，图8显示A结构鉴相器输出up为低电平，down为高电平，鉴相结果为clk1的相位超前于clk2的相位；图10显示A结构鉴相器输出up为高电平，down为低电平，鉴相结果为clk1的相位滞后于clk2的相位；图9和图10均显示B结构鉴相器输出up为高电平，down为高电平，鉴相结果为不能确定clk1和clk2的相位关系。逐渐加大clk1和clk2的相位差值，直到clk1的相位超前(或滞后)于clk2的相位56皮秒及以上时，B结构的鉴相器才能给出正确的鉴相结果。如图12，当clk1的相位滞后于clk2的相位56皮秒，B结构的鉴相器输出up为高电平，down为低电平，鉴相结果为clk1的相位滞后于clk2的相位。从上述实施例可是看出选择合适的反相器和缓冲器，可以有效提高数字鉴相器的鉴相精度。
通过HSPICE仿真，该高精度的超前-滞后型数字鉴相器结构可以达到3ps的鉴相精度，在相关领域处于先进水平。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (15)
1.一种超前-滞后型数字鉴相器结构，包括第一信号通路、第二信号通路和三输入与非门(NAND3)；
其中，所述第一信号通路包括：第一D触发器(DFF1)、第一反相器(INV1)、第一缓冲器(BUF1)、第一与非门(NAND1)、第一数字脉冲放大器以及第三D触发器(DFF3)；
所述第二信号通路包括：第二D触发器(DFF2)、第二反相器(INV2)、第二缓冲器(BUF2)、第二与非门(NAND2)、第二数字脉冲放大器以及第四D触发器(DFF4)；
所述第一D触发器(DFF1)的输出分别连接三输入与非门(NAND3)的第一输入端、第一反相器(INV1)和第一与非门(NAND1)的输入端；第一缓冲器(BUF1)的输出端连接第二与非门(NAND2)的输入端；第一数字脉冲放大器的输入端和输出端分别连接(NAND1)的输出端和第三D触发器(DFF3)的输入端；
所述第二D触发器(DFF2)的输出分别连接三输入与非门(NAND3)的第二输入端、第二反相器(INV2)和第二与非门(NAND2)的输入端；第二缓冲器(BUF1)的输出端连接第一与非门(NAND1)的输入端；第二数字脉冲放大器的输入端和输出端分别连接(NAND2)的输出端和第三D触发器(DFF3)的输入端；
其中，三输入与非门(NAND3)的第三输入端连接输入使能信号(enable)，输出端连接第一、第二D触发器(DFF1、DFF2)的复位端。
2.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第一D触发器(DFF1)的数据端(D)接高电平“1”，时钟端(CK)接第一路时钟信号(clk1)，当复位端(R)为高电平，第一路时钟信号出现上升沿时，第一D触发器(DFF1)的Q端输出高电平。
3.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第二D触发器(DFF2)的数据端(D)接高电平“1”，时钟端(CK)接第二路时钟信号(clk2)，当复位端(R)为高电平，第二路时钟信号出现上升沿时，第二D触发器(DFF2)的Q端输出高电平。
4.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第三D触发器(DFF3)的数据端(D)接高电平“1”，时钟端(CK)接第一路时钟信号(clk1)，当复位端(R)为高电平，第一路时钟信号出现上升沿时，第三D触发器(DFF3)的Q端输出高电平；复位端(R)为低电平时，第四D触发器(DFF4)的Q端输出低电平。
5.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第四D触发器(DFF4)的数据端(D)接高电平“1”，时钟端(CK)接第二路时钟信号(clk2)，当复位端(R)为高电平，第二路时钟信号出现上升沿时，第四D触发器(DFF4)的Q端输出高电平；复位端(R)为低电平时，第四D触发器(DFF4)的Q端输出低电平。
6.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，当且仅当所述三输入与非门(NAND3)的三个输入端均连接高电平时，输出为低电平，使第一D触发器(DFF1)和第二D触发器(DFF2)发生复位，Q端同时输出低电平。
7.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第一、第二与非门(NAND1、NAND2)分别用于产生第一路时钟信号和第二路时钟信号的相位超前指示信号。
8.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第一、第二数字脉冲放大器具有相同的内部结构，用于延长输入信号的脉冲时间，包括：
缓冲器(BUF0)，N个或门(OR1、……、ORN)，和或非门(NOR1)；缓冲器(BUF0)的连接高电平脉冲信号，第一或门(OR1)的输入分别为高电平脉冲信号和缓冲器(BUF0)的输出信号，第N或门(ORN)和或非门(NOR1)的输入信号分别为前一级和再前一级的输出信号。
9.根据权利要求8所述的超前-滞后型数字鉴相器结构，其特征在于，所述第一、第二数字脉冲放大器中或门的数量N由实际需要决定。
10.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第一数字脉冲放大器输出低电平脉冲的低电平时间大于所述第一D触发器(DFF1)的复位端(R)所需复位低电平最短持续时间；所述第二数字脉冲放大器输出低电平脉冲的低电平时间大于所述第二D触发器(DFF2)的复位端(R)所需复位低电平最短持续时间。
11.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第三D触发器(DFF3)在使能信号为高电平后，当第一路时钟信号(clk1)相位超前于第二路时钟信号(clk2)时，输出信号为低电平，否则为高电平。
12.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，所述第四D触发器(DFF4)在使能信号为高电平后，当第二路时钟信号(clk2)相位超前于第一路时钟信号(clk1)时，输出信号为低电平，否则为高电平。
13.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，当所述第三D触发器(DFF3)的输出信号为低电平，并且，所述第四D触发器(DFF4)的输出信号为高电平时，所述鉴相器结构的鉴相结果为第一路时钟信号(clk1)相位超前于第二路时钟信号(clk2)。
14.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，当所述第三D触发器(DFF3)的输出信号为高电平，并且，所述第四D触发器(DFF4)的输出信号为低电平时，所述鉴相器结构的鉴相结果为第二路时钟信号(clk2)相位超前于第一路时钟信号(clk1)。
15.根据权利要求1所述的超前-滞后型数字鉴相器结构，其特征在于，当所述第三D触发器(DFF3)和第四D触发器(DFF4)的输出信号相同时，所述鉴相器结构的鉴相结果为第一路时钟信号(clk1)和第二路时钟信号(clk2)的相位关系不能确定。
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